{"id":1713,"date":"2026-07-22T10:43:48","date_gmt":"2026-07-22T13:43:48","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/07\/22\/tsmc-arizona-empacotamento-avancado-cowos-e-soic-chegam-ao-d\/"},"modified":"2026-07-22T10:43:48","modified_gmt":"2026-07-22T13:43:48","slug":"tsmc-arizona-empacotamento-avancado-cowos-e-soic-chegam-ao-d","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/07\/22\/tsmc-arizona-empacotamento-avancado-cowos-e-soic-chegam-ao-d\/","title":{"rendered":"TSMC Arizona empacotamento avan\u00e7ado: CoWoS e SoIC chegam ao deserto"},"content":{"rendered":"

A decis\u00e3o da TSMC<\/strong> de trazer o TSMC Arizona empacotamento avan\u00e7ado<\/strong> para suas novas instala\u00e7\u00f5es no deserto americano marca um ponto de inflex\u00e3o na cadeia global de semicondutores. Pela primeira vez, as tecnologias de CoWoS (Chip-on-Wafer-on-Substrate)<\/strong> e SoIC (System on Integrated Chips)<\/strong> \u2014 o cora\u00e7\u00e3o do empacotamento 2.5D e 3D que viabiliza aceleradores de intelig\u00eancia artificial \u2014 ser\u00e3o produzidas em solo americano, fora do eixo tradicional de Taiwan. O an\u00fancio, parte do pacote adicional de US$ 100 bilh\u00f5es<\/strong> revelado ap\u00f3s o balan\u00e7o trimestral recorde da companhia, n\u00e3o \u00e9 apenas uma expans\u00e3o de capacidade: \u00e9 uma resposta direta ao gargalo que h\u00e1 dois anos estrangula a disponibilidade de GPUs como as da NVIDIA<\/strong> e os processadores AMD Instinct<\/strong>.<\/p>\n

O contexto \u00e9 de demanda absolutamente insaci\u00e1vel. A receita da TSMC no segundo trimestre de 2026 atingiu US$ 40,2 bilh\u00f5es<\/strong>, crescimento de 36% ano a ano, puxada por encomendas de chips para data centers de IA. A empresa elevou sua proje\u00e7\u00e3o de crescimento no segmento para mais de 40% em 2026<\/strong>. O CFO Wendell Huang<\/strong> confirmou \u00e0 CNBC que cada wafer de n\u00f3 avan\u00e7ado produzido em Taiwan tem destino certo meses antes de sair da f\u00e1brica \u2014 e que a capacidade de empacotamento avan\u00e7ado est\u00e1 completamente esgotada, com prazos de entrega superiores a um ano. N\u00e3o se trata mais apenas de litografia de ponta: o funil da ind\u00fastria migrou para a etapa de packaging<\/strong>.<\/p>\n

Para o profissional brasileiro de TI que gerencia infraestrutura, data centers ou decis\u00f5es de aquisi\u00e7\u00e3o de hardware, o movimento da TSMC no Arizona tem implica\u00e7\u00f5es profundas. Cada servidor com GPUs NVIDIA Rubin<\/strong>, cada cluster de treinamento de modelos de linguagem, cada appliance de infer\u00eancia na borda depende de um interposer de sil\u00edcio que casa a l\u00f3gica de computa\u00e7\u00e3o com m\u00f3dulos HBM (High Bandwidth Memory)<\/strong>. A concentra\u00e7\u00e3o dessa etapa em Taiwan sempre representou um risco log\u00edstico e geopol\u00edtico, com reflexos diretos nos pre\u00e7os e prazos de equipamentos que chegam ao Brasil. A diversifica\u00e7\u00e3o geogr\u00e1fica do empacotamento, portanto, \u00e9 uma not\u00edcia que vai muito al\u00e9m dos c\u00edrculos de engenharia de semicondutores.<\/p>\n

Este post disseca em detalhes t\u00e9cnicos o que significa esse movimento da TSMC no Arizona. Vamos explorar a arquitetura das tecnologias CoWoS<\/strong> e SoIC<\/strong>, entender por que elas se tornaram o estrangulamento central da era da IA generativa, comparar a posi\u00e7\u00e3o da TSMC frente a Samsung Foundry<\/strong>, Intel Foundry<\/strong> e SMIC<\/strong>, e analisar o impacto cascata nos pre\u00e7os de servidores, GPUs e contratos de nuvem que afetam diretamente o mercado brasileiro. Ao final, oferecemos uma recomenda\u00e7\u00e3o pr\u00e1tica para empresas que precisam navegar esse cen\u00e1rio de escassez e alta de pre\u00e7os.<\/p>\n

TSMC Arizona empacotamento avan\u00e7ado: o investimento de US$ 100 bilh\u00f5es que redefine o ecossistema<\/h3>\n

Em julho de 2026, a TSMC formalizou o compromisso de injetar mais US$ 100 bilh\u00f5es<\/strong> em suas opera\u00e7\u00f5es nos Estados Unidos, elevando o investimento total no Arizona para US$ 165 bilh\u00f5es<\/strong>. O plano inclui pelo menos quatro novas f\u00e1bricas de chips de 2 nan\u00f4metros (N2)<\/strong> e, pela primeira vez fora de Taiwan, instala\u00e7\u00f5es dedicadas ao empacotamento avan\u00e7ado<\/strong>. O CFO Wendell Huang foi franco ao admitir que construir fabs em solo americano custa de quatro a cinco vezes mais<\/strong> que em Taiwan, mas justificou a aposta com a robustez da demanda dos clientes americanos \u2014 Apple, NVIDIA, AMD, Qualcomm e Broadcom, todos com opera\u00e7\u00f5es de design nos EUA e depend\u00eancia cr\u00edtica da capacidade de packaging.<\/p>\n

O investimento se ancora no CHIPS Act<\/strong> americano, que oferece subs\u00eddios bilion\u00e1rios para atrair fabrica\u00e7\u00e3o de ponta para o pa\u00eds, mas tamb\u00e9m em uma l\u00f3gica industrial pragm\u00e1tica. Com as restri\u00e7\u00f5es de exporta\u00e7\u00e3o a clientes chineses se intensificando e a press\u00e3o do governo americano para reduzir a depend\u00eancia do “escudo de sil\u00edcio” taiwan\u00eas, a TSMC leva para o Arizona o mesmo stack tecnol\u00f3gico que opera em Hsinchu<\/strong> e Tainan<\/strong>. A Fab 21<\/strong>, que j\u00e1 produz wafers em N4 (4 nan\u00f4metros)<\/strong>, ser\u00e1 seguida por linhas de N3<\/strong> e N2<\/strong>, e agora por uma unidade de 3DFabric<\/strong> \u2014 a fam\u00edlia de tecnologias de empacotamento da companhia.<\/p>\n

Para a ind\u00fastria, o an\u00fancio resolve parcialmente um problema que se arrasta desde o boom do ChatGPT<\/strong> em 2022-2023. A capacidade de produzir transistores em 3nm ou 2nm \u00e9 apenas metade da equa\u00e7\u00e3o; sem o interposer certo, um chip como o NVIDIA Rubin<\/strong> \u2014 com seus 336 bilh\u00f5es de transistores<\/strong> e co-empacotamento com m\u00faltiplas pilhas de HBM \u2014 simplesmente n\u00e3o existe. O Arizona passa a ser o \u00fanico lugar fora de Taiwan capaz de executar o ciclo completo: da lithography<\/strong> de ponta ao packaging<\/strong> heterog\u00eaneo.<\/p>\n

Os n\u00fameros da TSMC em 2026 impressionam e explicam a urg\u00eancia. A empresa projeta Capex anual de US$ 64 bilh\u00f5es<\/strong>, acima da j\u00e1 monumental faixa de US$ 40-50 bilh\u00f5es dos anos anteriores. Desse montante, uma parcela significativa \u00e9 direcionada \u00e0 expans\u00e3o de CoWoS<\/strong>, cuja capacidade dobrou em 2025 e ainda assim permanece insuficiente. A receita do segmento de HPC\/IA<\/strong> j\u00e1 ultrapassa 50% do faturamento total, e a margem bruta da companhia se mant\u00e9m acima de 53%, mesmo com os custos mais altos das opera\u00e7\u00f5es americanas.<\/p>\n

Por que o empacotamento virou o gargalo da era da IA generativa<\/h3>\n

At\u00e9 meados da d\u00e9cada passada, o empacotamento de chips era uma etapa quase commodity: encapsular o die, conectar os pinos ao substrate, testar e enviar. A chegada das arquiteturas 2.5D<\/strong> e 3D<\/strong> mudou radicalmente esse panorama. Em um acelerador de IA moderno, a GPU n\u00e3o est\u00e1 sozinha \u2014 ela precisa se comunicar com m\u00f3dulos de mem\u00f3ria HBM3E<\/strong> ou HBM4<\/strong> a taxas de transfer\u00eancia que excedem 1 TB\/s<\/strong> por pilha de mem\u00f3ria. Essa comunica\u00e7\u00e3o passa por um interposer de sil\u00edcio que roteia milhares de conex\u00f5es microsc\u00f3picas (bumps de 40 m\u00edcrons<\/strong> de pitch ou menos) entre os dies, exigindo precis\u00e3o de litografia, limpeza de sala branca classe 1 e controle t\u00e9rmico absoluto.<\/p>\n

O CoWoS<\/strong> da TSMC \u00e9 a implementa\u00e7\u00e3o dominante desse conceito. O processo come\u00e7a com a fabrica\u00e7\u00e3o de um interposer de sil\u00edcio em uma wafer de 300 mm, sobre o qual s\u00e3o montados lado a lado o die l\u00f3gico (GPU) e as pilhas de HBM. Esse conjunto \u00e9 ent\u00e3o ligado a um substrate org\u00e2nico que, por sua vez, se conecta ao PCB do m\u00f3dulo de acelera\u00e7\u00e3o. Cada etapa tem suas pr\u00f3prias restri\u00e7\u00f5es de rendimento, e o yield final do CoWoS pode ser o fator limitante da disponibilidade de m\u00f3dulos, mesmo que os wafers de l\u00f3gica em 3nm estejam saindo com 90% de yield.<\/p>\n

A raz\u00e3o do gargalo \u00e9 multivariada. Primeiro, o interposer \u00e9 grande \u2014 pode superar 2.000 mm\u00b2<\/strong> de \u00e1rea de sil\u00edcio, o que reduz o n\u00famero de interposers por wafer. Segundo, o processo de bonding h\u00edbrido requer alinhadores de alt\u00edssima precis\u00e3o, equipamentos fabricados por pouqu\u00edssimos fornecedores globais (como ASM Pacific<\/strong> e Besi<\/strong>), com lead times de mais de 12 meses. Terceiro, a pr\u00f3pria mem\u00f3ria HBM \u00e9 um recurso escasso: o chairman da ADATA<\/strong>, Chen Li-bai, declarou que a escassez de DRAM deve durar mais 10 anos<\/strong>, e a produ\u00e7\u00e3o de HBM compete por capacidade de DRAM de alta densidade com servidores convencionais e dispositivos m\u00f3veis.<\/p>\n

A NVIDIA, maior cliente de CoWoS, j\u00e1 sinalizou que a arquitetura Rubin<\/strong> \u2014 que sucede a Blackwell<\/strong> com um salto de 10x em performance para IA agentiva \u2014 depende de interposers ainda maiores e mais complexos, com integra\u00e7\u00e3o de oito ou mais pilhas de HBM4<\/strong> por GPU. Cada m\u00f3dulo Rubin exige uma \u00e1rea de interposer que consome quase metade de uma wafer de 300 mm dedicada ao CoWoS. Com a produ\u00e7\u00e3o de interposers ainda concentrada em Taiwan, qualquer disrup\u00e7\u00e3o na ilha \u2014 clim\u00e1tica, s\u00edsmica ou geopol\u00edtica \u2014 tem potencial de paralisar entregas de data centers no mundo todo.<\/p>\n

Quem depende do TSMC Arizona empacotamento avan\u00e7ado para sobreviver<\/h3>\n

A lista de clientes da TSMC que respiram aliviados com a expans\u00e3o do empacotamento no Arizona inclui praticamente todos os grandes nomes da computa\u00e7\u00e3o de alto desempenho. A NVIDIA<\/strong> \u00e9, de longe, a maior consumidora de capacidade de CoWoS: cada GPU H200<\/strong>, B200<\/strong> e agora Rubin<\/strong> leva um interposer 2.5D que casa o die de computa\u00e7\u00e3o com stacks de HBM. A AMD<\/strong> utiliza CoWoS para sua linha Instinct MI300X<\/strong> e futuras gera\u00e7\u00f5es, e emprega SoIC<\/strong> (empilhamento 3D) para o 3D V-Cache<\/strong> dos processadores EPYC e Ryzen X3D. A Broadcom<\/strong>, com seus ASICs customizados para Google TPU<\/strong> e AWS Trainium<\/strong>, \u00e9 outro inquilino cativo da linha de packaging avan\u00e7ado.<\/p>\n

A Apple<\/strong>, embora n\u00e3o use CoWoS em volumes compar\u00e1veis aos de aceleradores de IA, \u00e9 uma grande consumidora de InFO<\/strong> \u2014 a tecnologia de fan-out que empacota os processadores M4<\/strong> e A18<\/strong> em formatos ultrafinos para MacBooks, iPads e iPhones. Com a TSMC planejando trazer tamb\u00e9m linhas de InFO para o Arizona, a Apple ganha redund\u00e2ncia geogr\u00e1fica para sua cadeia de suprimentos de chips, o que \u00e9 estrat\u00e9gico dado que a empresa terceiriza praticamente toda sua fabrica\u00e7\u00e3o de sil\u00edcio para a foundry taiwanesa.<\/p>\n

Para os provedores de nuvem que operam no Brasil \u2014 AWS, Google Cloud, Microsoft Azure<\/strong> \u2014 a capacidade adicional de empacotamento no Arizona significa, em teoria, maior previsibilidade nos prazos de entrega de inst\u00e2ncias de IA. Hoje, clusters com GPUs H200 ou B200 levam meses para serem provisionados, mesmo nos maiores data centers globais, porque o fluxo de caixa dos provedores esbarra na fila \u00fanica do CoWoS em Taiwan. A regionaliza\u00e7\u00e3o do packaging deve reduzir, ainda que gradualmente, a lat\u00eancia log\u00edstica e o risco de concentra\u00e7\u00e3o.<\/p>\n

A tabela a seguir resume as principais tecnologias de empacotamento da fam\u00edlia 3DFabric<\/strong> da TSMC, suas caracter\u00edsticas e os clientes que as utilizam:<\/p>\n\n\n\n\n\n\n\n\n\n
Tecnologia<\/th>\nTipo de Empacotamento<\/th>\nCaracter\u00edstica Principal<\/th>\nUsos e Clientes<\/th>\n<\/tr>\n<\/thead>\n
CoWoS-S<\/td>\n2.5D com interposer de sil\u00edcio<\/td>\nRoteamento de alt\u00edssima densidade entre GPU e HBM<\/td>\nNVIDIA H200\/B200\/Rubin, AMD Instinct MI300X, Broadcom ASICs<\/td>\n<\/tr>\n
CoWoS-R<\/td>\n2.5D com interposer org\u00e2nico<\/td>\nMenor custo, adequado para \u00e1reas grandes<\/td>\nAplica\u00e7\u00f5es de rede, FPGAs de grande \u00e1rea<\/td>\n<\/tr>\n
SoIC (3D)<\/td>\nEmpilhamento 3D wafer-on-wafer<\/td>\nConex\u00f5es verticais diretas; pitch de 9 m\u00edcrons ou menos<\/td>\nAMD 3D V-Cache (EPYC\/Ryzen), CPUs de alto desempenho<\/td>\n<\/tr>\n
InFO (Fan-Out)<\/td>\nWafer-level fan-out<\/td>\nEmpacotamento ultrafino, sem substrate org\u00e2nico<\/td>\nApple M4\/A18, MediaTek Dimensity, Qualcomm Snapdragon<\/td>\n<\/tr>\n
CoWoS-L<\/td>\n2.5D com interposer local silicon bridge<\/td>\nPonte de sil\u00edcio para unir m\u00faltiplos dies l\u00f3gicos<\/td>\nNVIDIA Rubin de pr\u00f3xima gera\u00e7\u00e3o, aceleradores multi-die<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Nenhum desses produtos \u00e9 opcional para a infraestrutura de TI de 2026. Eles s\u00e3o a espinha dorsal de data centers de IA, servi\u00e7os de nuvem e esta\u00e7\u00f5es de trabalho de alto desempenho. A capacidade de produzi-los fora de Taiwan \u00e9, para os clientes corporativos, o equivalente a um segundo fornecedor estrat\u00e9gico \u2014 mesmo que o fornecedor continue sendo a mesma TSMC.<\/p>\n

TSMC Arizona empacotamento avan\u00e7ado versus concorrentes globais<\/h3>\n

A rivalidade no segmento de foundry de ponta se intensificou com a entrada da Intel Foundry Services (IFS)<\/strong> no mercado externo e com as ambi\u00e7\u00f5es da Samsung Foundry<\/strong> de liderar a transi\u00e7\u00e3o para GAA. No entanto, em empacotamento avan\u00e7ado, a dist\u00e2ncia da TSMC para os concorrentes \u00e9 ainda maior do que na litografia de transistores. A Samsung oferece seu I-Cube (2.5D)<\/strong> e X-Cube (3D)<\/strong>, mas o yield e a disponibilidade de interposers de grande \u00e1rea permanecem atr\u00e1s. A Intel Foundry, por sua vez, aposta no EMIB (Embedded Multi-die Interconnect Bridge)<\/strong> e na tecnologia de bonding h\u00edbrido Foveros Direct<\/strong>, com a vantagem de ter opera\u00e7\u00f5es de packaging nos EUA (Novo M\u00e9xico, Oregon) e um portf\u00f3lio crescente de clientes externos \u2014 mas ainda em volumes ordens de magnitude menores que os da TSMC.<\/p>\n

A chinesa SMIC<\/strong>, limitada pelas san\u00e7\u00f5es de exporta\u00e7\u00e3o a equipamentos de litografia DUV, n\u00e3o tem rota vi\u00e1vel para n\u00f3s abaixo de 7nm, e muito menos para interposers avan\u00e7ados. O empacotamento 2.5D e 3D requer ferramentas de bonding, inspe\u00e7\u00e3o e litografia de ret\u00edculas que est\u00e3o sob estrito controle de exporta\u00e7\u00e3o. Isso significa que, efetivamente, a capacidade de empacotamento avan\u00e7ado do mundo est\u00e1 dividida entre TSMC (cerca de 90% do mercado de CoWoS), Samsung e, em menor escala, Intel e a fabricante de mem\u00f3ria SK hynix<\/strong> (para HBM).<\/p>\n

Os fatores que mant\u00eam a TSMC na lideran\u00e7a incluem:<\/p>\n