{"id":2014,"date":"2026-08-04T10:47:28","date_gmt":"2026-08-04T13:47:28","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/08\/04\/tsmc-2nm-a-disputa-pelo-wafer-de-100-mil-unidades-e-o-futuro\/"},"modified":"2026-08-04T10:47:28","modified_gmt":"2026-08-04T13:47:28","slug":"tsmc-2nm-a-disputa-pelo-wafer-de-100-mil-unidades-e-o-futuro","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/08\/04\/tsmc-2nm-a-disputa-pelo-wafer-de-100-mil-unidades-e-o-futuro\/","title":{"rendered":"TSMC 2nm: A Disputa Pelo Wafer de 100 Mil Unidades e o Futuro do Sil\u00edcio"},"content":{"rendered":"

A escalada da intelig\u00eancia artificial sobrecarregou a cadeia global de semicondutores de uma forma que nem os analistas mais otimistas conseguiram prever em 2024. Cada novo grande modelo de linguagem, cada cluster de treinamento e cada motor de infer\u00eancia que entra em opera\u00e7\u00e3o nos datacenters das hyperscalers exige uma densidade computacional que s\u00f3 os n\u00f3s de fabrica\u00e7\u00e3o mais avan\u00e7ados conseguem entregar. No centro dessa tormenta de demanda est\u00e1 a TSMC 2nm processo de fabrica\u00e7\u00e3o<\/strong>, o pr\u00f3ximo grande salto tecnol\u00f3gico da Taiwan Semiconductor Manufacturing Company, que promete redefinir o que entendemos por efici\u00eancia energ\u00e9tica, performance por watt e integra\u00e7\u00e3o tridimensional. A foundry taiwanesa confirmou que est\u00e1 acelerando o cronograma para atingir 100.000 wafers mensais<\/strong> at\u00e9 o final de 2026, um volume que reflete n\u00e3o apenas a confian\u00e7a dos clientes-\u00e2ncora, mas tamb\u00e9m a press\u00e3o para suprir uma fila de gigantes como NVIDIA, AMD, Apple, Qualcomm e Broadcom<\/strong>.<\/p>\n

Para o mercado brasileiro, o que acontece em Hsinchu e Tainan est\u00e1 longe de ser uma abstra\u00e7\u00e3o. Cada lote de wafers de 2nm que sai das cleanrooms da TSMC determina o pre\u00e7o e a disponibilidade de servidores, aceleradores e smartphones que chegar\u00e3o \u00e0s m\u00e3os de empresas e consumidores locais nos pr\u00f3ximos dois a tr\u00eas anos. Quem gerencia infraestrutura de TI no Brasil sabe que o ciclo de renova\u00e7\u00e3o de hardware est\u00e1 diretamente atrelado a esses marcos de litografia: atrasos na curva de yield do N2<\/strong> significam gera\u00e7\u00f5es estendidas de GPUs, adiamento de plataformas de servidor e, inevitavelmente, press\u00e3o inflacion\u00e1ria sobre componentes importados. \u00c9 por isso que, na JRT Technology Solutions<\/strong>, acompanhamos cada movimenta\u00e7\u00e3o do road map da TSMC com lupa de engenharia, traduzindo sinaliza\u00e7\u00f5es t\u00e9cnicas em recomenda\u00e7\u00f5es pr\u00e1ticas para nossos clientes corporativos.<\/p>\n

O que torna o n\u00f3 de 2nm particularmente disruptivo \u00e9 a transi\u00e7\u00e3o arquitetural que ele representa. Depois de quase uma d\u00e9cada refinando transistores FinFET<\/strong>, a TSMC abandona a geometria de aletas e adota o Gate-All-Around (GAA)<\/strong>, na forma propriet\u00e1ria de nanosheets<\/strong>. N\u00e3o se trata apenas de um shrink linear: a mudan\u00e7a de paradigma no controle eletrost\u00e1tico do canal permite correntes de drive mais altas com tens\u00f5es de opera\u00e7\u00e3o mais baixas, o que se traduz em ganhos simult\u00e2neos de performance e consumo que s\u00e3o cr\u00edticos justamente para as cargas de trabalho que dominam o cen\u00e1rio em 2026 \u2014 infer\u00eancia de IA em tempo real, simula\u00e7\u00f5es cient\u00edficas em larga escala e processamento de borda em dispositivos m\u00f3veis de \u00faltima gera\u00e7\u00e3o.<\/p>\n

Este post \u00e9 um mergulho t\u00e9cnico completo no estado atual do TSMC 2nm processo de fabrica\u00e7\u00e3o<\/strong>. Vamos destrinchar a arquitetura nanosheet, quantificar os ganhos em rela\u00e7\u00e3o ao N3, posicionar a TSMC frente \u00e0 Samsung Foundry e \u00e0 Intel Foundry, analisar o impacto do packaging avan\u00e7ado e, principalmente, conectar esses avan\u00e7os \u00e0 realidade do profissional de tecnologia no Brasil. Se voc\u00ea precisa decidir quando renovar seu parque de servidores, qual gera\u00e7\u00e3o de aceleradores aguardar ou simplesmente entender o que est\u00e1 por tr\u00e1s da pr\u00f3xima onda de dispositivos, este \u00e9 o guia definitivo.<\/p>\n

O Que Muda com o TSMC 2nm: Adeus FinFET, Ol\u00e1 Nanosheet<\/h3>\n

H\u00e1 mais de uma d\u00e9cada, a ind\u00fastria de semicondutores se apoiava na arquitetura FinFET<\/strong> para empurrar as dimens\u00f5es dos transistores para escalas cada vez menores. A ideia, introduzida comercialmente pela Intel no n\u00f3 de 22nm e depois dominada pela TSMC a partir do 16nm, consistia em erguer uma aleta de sil\u00edcio vertical para aumentar a \u00e1rea de contato entre o gate e o canal, melhorando o controle eletrost\u00e1tico sem aumentar a footprint planar do dispositivo. O FinFET serviu bem do 16nm ao 3nm, mas no limiar dos 2 nan\u00f4metros as limita\u00e7\u00f5es f\u00edsicas se tornaram incontorn\u00e1veis: o estreitamento das aletas e a proximidade entre elas exacerbam correntes de fuga e variabilidade, tornando o escalonamento de tens\u00e3o cada vez mais dif\u00edcil.<\/p>\n

O TSMC 2nm processo de fabrica\u00e7\u00e3o<\/strong> resolve esse problema com uma abordagem radicalmente diferente: o transistor Gate-All-Around (GAA)<\/strong>. Na variante chamada nanosheet<\/strong>, o canal condutor deixa de ser uma aleta tridimensional cercada pelo gate em tr\u00eas lados e passa a ser formado por uma pilha de l\u00e2minas horizontais de sil\u00edcio, cada uma completamente envolvida pelo gate. Isso significa que o campo el\u00e9trico age sobre o canal de todas as dire\u00e7\u00f5es, eliminando caminhos de fuga e permitindo um controle muito mais fino sobre a corrente. O resultado pr\u00e1tico \u00e9 um transistor que pode operar com tens\u00e3o menor para a mesma frequ\u00eancia, ou entregar mais corrente com a mesma tens\u00e3o, abrindo um leque de configura\u00e7\u00f5es de design que os arquitetos de chips v\u00e3o explorar at\u00e9 o limite.<\/p>\n

Esse n\u00e3o \u00e9 um avan\u00e7o puramente acad\u00eamico. Ele se reflete em m\u00e9tricas que v\u00e3o direto para a planilha do gestor de TI: a TSMC estima que, em rela\u00e7\u00e3o ao N3E (a variante mais difundida do 3nm), o N2 oferece 10 a 15% de ganho de performance na mesma pot\u00eancia<\/strong> ou 25 a 30% de redu\u00e7\u00e3o de consumo na mesma performance<\/strong>. A densidade de transistores \u2014 a quantidade de dispositivos que se pode empacotar em um mil\u00edmetro quadrado de sil\u00edcio \u2014 tamb\u00e9m salta significativamente, embora a empresa n\u00e3o divulgue n\u00fameros absolutos para o N2. Isso \u00e9 o que permite que uma GPU como a futura NVIDIA “Rubin”<\/strong> (baseada em N2) ou uma CPU como a Apple A20<\/strong> entreguem mais n\u00facleos, mais cache e aceleradores dedicados sem estourar o or\u00e7amento t\u00e9rmico.<\/p>\n

Outro componente crucial do N2 \u00e9 o plano da TSMC de eventualmente adicionar backside power delivery<\/strong> (Super Power Rail), embora essa tecnologia esteja reservada para o n\u00f3 A16<\/strong> (1.6nm), que entra em produ\u00e7\u00e3o em 2026. No A16, a alimenta\u00e7\u00e3o el\u00e9trica ser\u00e1 feita pela parte traseira do wafer, liberando a frente do die exclusivamente para roteamento de sinais. Isso reduz a queda de tens\u00e3o, corta ru\u00eddo e melhora a integridade de sinal, destravando frequ\u00eancias ainda mais altas. Saber que o N2 \u00e9 a base sobre a qual o A16 ser\u00e1 constru\u00eddo ajuda a entender a aposta de longo prazo da TSMC na fam\u00edlia de processos GAA\/nanosheet.<\/p>\n

TSMC 2nm Processo de Fabrica\u00e7\u00e3o: A Tabela de N\u00f3s que Todo Profissional de TI Deve Conhecer<\/h3>\n

Para dimensionar corretamente o impacto do novo n\u00f3, nada substitui uma compara\u00e7\u00e3o lado a lado dos processos mais avan\u00e7ados da foundry. A tabela abaixo consolida o que est\u00e1 em produ\u00e7\u00e3o, o que est\u00e1 em ramp e o que est\u00e1 no horizonte de planejamento da TSMC. \u00c9 uma refer\u00eancia r\u00e1pida que utilizamos em consultorias na JRT Technology Solutions<\/strong> para ajudar clientes a decidir entre investir na gera\u00e7\u00e3o atual ou aguardar o pr\u00f3ximo salto.<\/p>\n\n\n\n\n\n\n\n\n
N\u00f3 TSMC<\/th>\nTecnologia de Transistor<\/th>\nStatus Atual (Agosto 2026)<\/th>\nPrincipais Clientes \/ Produtos<\/th>\n<\/tr>\n<\/thead>\n
N3 (N3E\/N3P)<\/td>\nFinFET 3nm<\/td>\nProdu\u00e7\u00e3o em massa desde 2022; previs\u00e3o de 180.000 wpm (wafers por m\u00eas) atingida antes do prazo<\/td>\nApple A17\/A18\/M3\/M4, NVIDIA GPUs de data center, AMD EPYC, processadores Qualcomm e MediaTek<\/td>\n<\/tr>\n
N2 (2nm)<\/td>\nGAA \/ Nanosheet<\/td>\nProdu\u00e7\u00e3o em massa iniciada em H2 2025; acelera\u00e7\u00e3o para 100.000 wpm at\u00e9 final de 2026<\/td>\nApple (iPhone 19 Pro \/ A20), NVIDIA “Rubin”, AMD Zen 6 \/ RDNA 5, Qualcomm, Broadcom<\/td>\n<\/tr>\n
A16 (1.6nm)<\/td>\nNanosheet + Super Power Rail (backside power)<\/td>\nPrevis\u00e3o de produ\u00e7\u00e3o em 2026; primeiros wafers de desenvolvimento em andamento<\/td>\nApple, NVIDIA, AMD (gera\u00e7\u00f5es p\u00f3s-2027)<\/td>\n<\/tr>\n
A14 (1.4nm)<\/td>\nA definir (avan\u00e7o sobre nanosheet)<\/td>\nMeta de produ\u00e7\u00e3o em massa para meados de 2028; IA auxiliando na redu\u00e7\u00e3o de riscos de constru\u00e7\u00e3o<\/td>\nClientes da pr\u00f3xima d\u00e9cada<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

O ramp do N2 \u00e9 especialmente agressivo. Enquanto o N3 levou cerca de dois anos para atingir volumes est\u00e1veis, a expectativa \u00e9 que o N2 chegue a 100.000 wafers por m\u00eas<\/strong> menos de 18 meses ap\u00f3s o in\u00edcio da produ\u00e7\u00e3o em massa. Isso \u00e9 reflexo direto da press\u00e3o de clientes como NVIDIA e AMD, que precisam de um n\u00f3 energeticamente mais eficiente para alimentar a pr\u00f3xima gera\u00e7\u00e3o de aceleradores de IA. A demanda pelo N3, inclusive, continua forte \u2014 a TSMC projeta atingir 180.000 wpm de 3nm<\/strong> antes do cronograma original, em parte porque o processo FinFET refinado (N3P) ainda oferece uma rela\u00e7\u00e3o custo-benef\u00edcio atraente para muitas aplica\u00e7\u00f5es que n\u00e3o exigem o extremo da efici\u00eancia do GAA.<\/p>\n

Por Que 100 Mil Wafers: A Demanda Explosiva de IA que Acelerou o TSMC 2nm Processo de Fabrica\u00e7\u00e3o<\/h3>\n

Para entender a pressa da TSMC, \u00e9 preciso olhar para a fila de clientes. A NVIDIA, hoje respons\u00e1vel por mais de 50% da receita de HPC da foundry<\/strong>, est\u00e1 projetando sua arquitetura “Rubin” \u2014 sucessora da Blackwell \u2014 inteiramente sobre o N2. A AMD caminha na mesma dire\u00e7\u00e3o com a Zen 6 e as RDNA 5, ambas mirando o novo n\u00f3 para oferecer o melhor desempenho por watt no segmento de servidores e workstations. A Apple, como sempre, garantiu a primeira leva de wafers para os chips da s\u00e9rie A20, que devem equipar a linha iPhone 19 Pro<\/strong> a partir do segundo semestre de 2027, com entrada no mercado consumidor brasileiro provavelmente no primeiro trimestre de 2028, considerando os ciclos de lan\u00e7amento e importa\u00e7\u00e3o.<\/p>\n

Esse volume projetado de 100.000 wafers mensais<\/strong> \u00e9 colossal para um n\u00f3 rec\u00e9m-lan\u00e7ado. Para efeito de compara\u00e7\u00e3o, no pico do N3, a TSMC operava algo em torno de 120.000 a 130.000 wpm depois de quase dois anos de ramp. Atingir patamar semelhante com N2 em t\u00e3o pouco tempo significa que as f\u00e1bricas de Tainan (especialmente a Fab 18<\/strong>, que j\u00e1 abriga o N3 e est\u00e1 sendo adaptada para o N2) e as novas instala\u00e7\u00f5es em Taichung est\u00e3o operando em cad\u00eancia m\u00e1xima, com investimentos que devem elevar o capex anual da TSMC para a faixa de US$ 40 a 50 bilh\u00f5es<\/strong> ao longo de 2026.<\/p>\n

A acelera\u00e7\u00e3o n\u00e3o \u00e9 apenas uma quest\u00e3o de vontade comercial. O TSMC 2nm processo de fabrica\u00e7\u00e3o<\/strong> chega em um momento em que a efici\u00eancia energ\u00e9tica se tornou o diferencial competitivo mais cr\u00edtico da ind\u00fastria de IA. Um cluster com milhares de GPUs rodando infer\u00eancia 24 horas por dia consome megawatts de energia. Cada ponto percentual de redu\u00e7\u00e3o no consumo por opera\u00e7\u00e3o se traduz em milh\u00f5es de d\u00f3lares economizados por ano para um provedor de nuvem. Isso explica por que NVIDIA e AMD est\u00e3o for\u00e7ando a acelera\u00e7\u00e3o do ramp<\/strong>, dispostas a pagar um pr\u00eamio por wafer (estima-se que o pre\u00e7o de um wafer de N2 j\u00e1 esteja acima de US$ 30 mil) para garantir acesso antecipado \u00e0 capacidade.<\/p>\n

O gargalo, no entanto, n\u00e3o est\u00e1 apenas na litografia. A demanda por packaging avan\u00e7ado CoWoS<\/strong> \u2014 o interposer 2.5D que une GPUs e HBM \u2014 continua superando a oferta, criando um efeito de funil que deve persistir at\u00e9 2027. A TSMC est\u00e1 expandindo a capacidade de CoWoS agressivamente, mas o crescimento da demanda \u00e9 ainda mais r\u00e1pido. \u00c9 por isso que a empresa est\u00e1 desenvolvendo um “quasi-EMIB”, inspirado na tecnologia EMIB da Intel, como alternativa mais flex\u00edvel e escal\u00e1vel ao CoWoS tradicional. Esse movimento \u00e9 crucial: de nada adianta fabricar 100 mil wafers de N2 se n\u00e3o houver capacidade de packaging para transform\u00e1-los em produtos acabados.<\/p>\n

TSMC 2nm Processo de Fabrica\u00e7\u00e3o vs Samsung e Intel: A Batalha dos Gigantes no Territ\u00f3rio GAA<\/h3>\n

O n\u00f3 de 2nm tamb\u00e9m \u00e9 um campo de batalha competitivo. A Samsung Foundry<\/strong> foi a primeira a comercializar transistores GAA, sob a marca SF3E (3nm Gate-All-Around Early)<\/strong>, mas os rendimentos (yields) t\u00eam sido notoriamente baixos, o que afugentou grandes clientes. Para o n\u00f3 equivalente ao 2nm da TSMC, o SF2<\/strong>, a Samsung planeja iniciar a produ\u00e7\u00e3o em 2025, mas a credibilidade da divis\u00e3o de foundry coreana est\u00e1 abalada por sucessivos atrasos e pela migra\u00e7\u00e3o de clientes importantes como Qualcomm para a rival taiwanesa. A menos que a Samsung demonstre yields competitivos em larga escala, a TSMC deve manter sua domin\u00e2ncia quase absoluta nos n\u00f3s de ponta.<\/p>\n

A Intel Foundry<\/strong>, por sua vez, aposta no Intel 18A<\/strong>, que tamb\u00e9m utiliza uma forma propriet\u00e1ria de GAA chamada RibbonFET<\/strong> combinada com PowerVia<\/strong> (backside power). A Intel promete entregar o 18A ainda em 2025, o que a colocaria t\u00e9cnica e cronologicamente \u00e0 frente da TSMC no quesito alimenta\u00e7\u00e3o traseira. No entanto, a Intel enfrenta um desafio duplo: reconstruir a confian\u00e7a de clientes externos (a foundry ainda depende majoritariamente de sua pr\u00f3pria demanda para preencher f\u00e1bricas) e convencer o mercado de que seus yields s\u00e3o compar\u00e1veis aos da TSMC. \u00c9 uma disputa fascinante de se acompanhar, e o segmento de packaging avan\u00e7ado \u00e9 onde a Intel tem uma vantagem real: a tecnologia EMIB<\/strong> \u00e9 mais barata e mais r\u00e1pida de implementar que o CoWoS-S tradicional, o que for\u00e7ou a TSMC a responder com sua pr\u00f3pria vers\u00e3o.<\/p>\n

No outro extremo, a SMIC<\/strong>, maior foundry da China, continua limitada a n\u00f3s maduros devido \u00e0s restri\u00e7\u00f5es de exporta\u00e7\u00e3o de equipamentos de litografia EUV. Sem acesso \u00e0s m\u00e1quinas da ASML, a SMIC n\u00e3o consegue competir abaixo do 7nm, o que a mant\u00e9m em uma liga completamente diferente, focada em chips para autom\u00f3veis, IoT e aplica\u00e7\u00f5es que n\u00e3o exigem a densidade do N2. A tabela abaixo resume o cen\u00e1rio competitivo global:<\/p>\n\n\n\n\n\n\n\n\n
Foundry<\/th>\nN\u00f3 de Ponta (2026)<\/th>\nTecnologia<\/th>\nSitua\u00e7\u00e3o Competitiva<\/th>\n<\/tr>\n<\/thead>\n
TSMC<\/td>\nN2 (2nm)<\/td>\nGAA Nanosheet<\/td>\nL\u00edder inconteste; ~90% do mercado de chips de ponta; yields s\u00f3lidos; ecossistema de packaging CoWoS\/SoIC<\/td>\n<\/tr>\n
Samsung Foundry<\/td>\nSF2 (2nm)<\/td>\nGAA (MBCFET)<\/td>\nYields question\u00e1veis; perdeu grandes clientes para TSMC; foco em melhorar rendimento para recuperar mercado<\/td>\n<\/tr>\n
Intel Foundry<\/td>\nIntel 18A<\/td>\nRibbonFET + PowerVia<\/td>\nTecnicamente competitivo, mas carece de base de clientes externos; EMIB \u00e9 diferencial em packaging<\/td>\n<\/tr>\n
SMIC<\/td>\nN+2 (~7nm)<\/td>\nDUV apenas<\/td>\nLimitada por san\u00e7\u00f5es; n\u00e3o compete em n\u00f3s de ponta; relevante para aplica\u00e7\u00f5es de menor densidade<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Quem Vai Usar o TSMC 2nm Processo de Fabrica\u00e7\u00e3o e Quando os Produtos Chegam<\/h3>\n

Para profissionais de TI que gerenciam ciclos de aquisi\u00e7\u00e3o, a pergunta que realmente importa \u00e9: quando posso comprar um servidor, uma esta\u00e7\u00e3o de trabalho ou um notebook com processador fabricado em N2? A resposta envolve uma cadeia de eventos que come\u00e7a na foundry e termina na prateleira do distribuidor. Vamos tra\u00e7ar a linha do tempo prov\u00e1vel para cada grande categoria de produto.<\/p>\n

A Apple<\/strong> \u00e9 historicamente a primeira a receber wafers de um novo n\u00f3. Com o N2 em produ\u00e7\u00e3o a partir do segundo semestre de 2025, a expectativa \u00e9 que os chips A20<\/strong> (iPhone) e M5<\/strong> (Mac) estejam prontos para an\u00fancio no outono de 2027 no hemisf\u00e9rio norte. Para o consumidor brasileiro, isso significa que os primeiros iPhones com litografia de 2nm devem chegar via importadores oficiais e mercado cinza entre outubro e novembro de 2027, com disponibilidade mais ampla no in\u00edcio de 2028. O pre\u00e7o: historicamente, cada novo n\u00f3 encarece o wafer, e a Apple tem repassado parte desse custo ao consumidor \u2014 espere um aumento no pre\u00e7o dos modelos Pro.<\/p>\n

No segmento de GPUs para data center<\/strong>, a NVIDIA deve apresentar a arquitetura Rubin<\/strong> no segundo semestre de 2026, com disponibilidade de volume a partir do primeiro semestre de 2027. Esses aceleradores ser\u00e3o os primeiros produtos de alto volume a explorar o N2 para IA, e a expectativa \u00e9 de que entreguem saltos de performance por watt na ordem de 30 a 50%<\/strong> sobre a gera\u00e7\u00e3o Blackwell (que usa N4\/N3). A AMD deve seguir com a Instinct MI400<\/strong> ou similar, tamb\u00e9m em N2, mirando a janela de 2027. Para o mercado brasileiro, que geralmente recebe esses produtos com 3 a 6 meses de atraso, a janela realista de ado\u00e7\u00e3o come\u00e7a no final de 2027.<\/p>\n

No front de servidores x86<\/strong>, a AMD Zen 6<\/strong> (EPYC) em N2 e os processadores Intel Nova Lake<\/strong> (que podem misturar n\u00f3s TSMC e Intel 18A) devem chegar entre 2027 e 2028. Para quem est\u00e1 planejando a renova\u00e7\u00e3o de parques de servidores no Brasil, a recomenda\u00e7\u00e3o \u00e9 come\u00e7ar a or\u00e7ar a transi\u00e7\u00e3o para plataformas baseadas em N2 a partir de 2028, considerando que o ciclo de homologa\u00e7\u00e3o, importa\u00e7\u00e3o e implanta\u00e7\u00e3o leva de 6 a 12 meses. At\u00e9 l\u00e1, sistemas baseados em N3 (como EPYC Turin e Xeon Granite Rapids) continuar\u00e3o sendo a espinha dorsal dos datacenters corporativos.<\/p>\n

Packaging Avan\u00e7ado e o “Quasi-EMIB”: A TSMC se Adapta para Destravar o Gargalo<\/h3>\n

Um cap\u00edtulo essencial da hist\u00f3ria do TSMC 2nm processo de fabrica\u00e7\u00e3o<\/strong> \u00e9 o que acontece depois que o wafer sai da cleanroom. O CoWoS (Chip-on-Wafer-on-Substrate)<\/strong> \u00e9 a tecnologia de packaging 2.5D que permite unir uma GPU de grande \u00e1rea a m\u00faltiplas pilhas de HBM (High Bandwidth Memory)<\/strong> sobre um interposer de sil\u00edcio. O problema \u00e9 que essa abordagem usa interposers enormes e caros, e a capacidade de produ\u00e7\u00e3o n\u00e3o est\u00e1 crescendo na mesma velocidade que a demanda \u2014 a TSMC admite que o CoWoS continuar\u00e1 “estrangulado” at\u00e9 pelo menos o final de 2026.<\/p>\n

A Intel, por outro lado, desenvolveu uma abordagem mais modular chamada EMIB (Embedded Multi-die Interconnect Bridge)<\/strong\n\n\n

\n

Planejando o pr\u00f3ximo ciclo de hardware da sua empresa?<\/p>\n

A JRT Technology Solutions acompanha a ind\u00fastria de semicondutores e ajuda sua empresa a investir na hora certa \u2014 servidores, workstations e infraestrutura.<\/p>\n


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Descubra como o processo TSMC 2nm est\u00e1 moldando o futuro do sil\u00edcio e a intensa disputa pelo wafer de 100 mil unidades. Clique e saiba mais!<\/p>\n","protected":false},"author":1,"featured_media":2013,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"om_disable_all_campaigns":false,"_monsterinsights_skip_tracking":false,"iawp_total_views":0,"footnotes":""},"categories":[2482],"tags":[2486,3157,2487,3155,2485,3156],"class_list":["post-2014","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-tsmc","tag-fabricacao-de-chips","tag-futuro-do-silicio","tag-inovacao-em-microeletronica","tag-processo-tsmc-2nm","tag-tecnologia-de-semicondutores","tag-wafers-de-silicio"],"aioseo_notices":[],"aioseo_head":"\n\t\t\n\t\n\t\n\t\n\t\n\t\n\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t