{"id":2108,"date":"2026-08-08T10:50:09","date_gmt":"2026-08-08T13:50:09","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/08\/08\/tsmc-2nm-empacotamento-avancado-o-novo-gargalo-da-era-da-ia-2\/"},"modified":"2026-08-08T10:50:09","modified_gmt":"2026-08-08T13:50:09","slug":"tsmc-2nm-empacotamento-avancado-o-novo-gargalo-da-era-da-ia-2","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/08\/08\/tsmc-2nm-empacotamento-avancado-o-novo-gargalo-da-era-da-ia-2\/","title":{"rendered":"TSMC 2nm empacotamento avan\u00e7ado: o novo gargalo da era da IA"},"content":{"rendered":"

A ind\u00fastria de semicondutores atravessa, em agosto de 2026, um dos momentos mais paradoxais de sua hist\u00f3ria. De um lado, a demanda por capacidade computacional para intelig\u00eancia artificial generativa, treinamento de modelos fundacionais e infer\u00eancia em escala de datacenter cresce em ritmo exponencial. Do outro, a cadeia de suprimentos de chips avan\u00e7ados encontra seu principal ponto de estrangulamento n\u00e3o mais exclusivamente na litografia de ponta, mas no TSMC 2nm empacotamento avan\u00e7ado<\/strong> \u2014 o conjunto de tecnologias que permite unir GPUs, aceleradores e mem\u00f3rias de alta largura de banda (HBM) em um \u00fanico m\u00f3dulo funcional. O resultado pr\u00e1tico: prazos de entrega alongados, pre\u00e7os em eleva\u00e7\u00e3o constante e uma corrida entre NVIDIA, AMD, Google e Amazon por capacidade produtiva que mal consegue acompanhar os pedidos.<\/p>\n

O dom\u00ednio da Taiwan Semiconductor Manufacturing Company (TSMC)<\/strong> sobre a fabrica\u00e7\u00e3o de chips de \u00faltima gera\u00e7\u00e3o j\u00e1 n\u00e3o \u00e9 novidade para profissionais de infraestrutura e arquitetura de sistemas. Com cerca de 90% dos chips de ponta do planeta<\/strong> saindo de suas fabs em Hsinchu, Tainan e, em breve, Arizona, a foundry taiwanesa opera como um term\u00f4metro que dita a temperatura de toda a cadeia de TI global. A transi\u00e7\u00e3o do n\u00f3 N3 (3nm FinFET)<\/strong> para o N2 (2nm GAA\/nanosheet)<\/strong> \u2014 cuja produ\u00e7\u00e3o em massa come\u00e7ou no segundo semestre de 2025 \u2014 adiciona uma nova camada de complexidade, prometendo ganhos de 10 a 15% em performance ou 25 a 30% em redu\u00e7\u00e3o de consumo<\/strong> em rela\u00e7\u00e3o \u00e0 gera\u00e7\u00e3o anterior.<\/p>\n

Mas o que torna o cen\u00e1rio de 2026 particularmente complexo \u00e9 a constata\u00e7\u00e3o de que o transistor \u00e9 apenas metade da hist\u00f3ria. Com os ret\u00edculos litogr\u00e1ficos atingindo limites f\u00edsicos e a mem\u00f3ria HBM4 exigindo densidades de interconex\u00e3o cada vez maiores, o empacotamento avan\u00e7ado \u2014 CoWoS, SoIC e InFO<\/strong> \u2014 transformou-se no verdadeiro campo de batalha. \u00c9 nele que se decide quem receber\u00e1 os milh\u00f5es de aceleradores de IA que os hyperscalers planejam instalar at\u00e9 2028. E \u00e9 sobre esse ecossistema cr\u00edtico que este artigo se debru\u00e7a, oferecendo uma an\u00e1lise t\u00e9cnica, baseada nos dados mais recentes de produ\u00e7\u00e3o e capacidade, voltada a decisores de TI, engenheiros de plataforma e entusiastas que precisam entender para onde o hardware est\u00e1 indo.<\/p>\n

Nas pr\u00f3ximas se\u00e7\u00f5es, o leitor encontrar\u00e1 uma disseca\u00e7\u00e3o completa do roadmap de empacotamento da TSMC, a descri\u00e7\u00e3o t\u00e9cnica das tecnologias CoWoS e SoIC, um comparativo direto com alternativas como o EMIB da Intel<\/strong> e o I-Cube da Samsung<\/strong>, al\u00e9m de uma proje\u00e7\u00e3o realista de como a escassez de interposers impacta os pre\u00e7os de GPUs e servidores de IA no mercado brasileiro. Na JRT Technology Solutions<\/strong>, acompanhamos diariamente esses movimentos para orientar nossos clientes corporativos em decis\u00f5es de compra e ciclos de atualiza\u00e7\u00e3o de hardware. Vamos aos detalhes.<\/p>\n

O que aconteceu: TSMC acelera 2nm, mas esbarra no estrangulamento do CoWoS<\/h3>\n

Em julho de 2026, a TSMC revelou a investidores que est\u00e1 no caminho de atingir 100 mil wafers mensais de 2nm at\u00e9 o final deste ano<\/strong>, um volume que parecia ambicioso demais quando o n\u00f3 N2 foi anunciado ao mercado. Relat\u00f3rios da imprensa taiwanesa indicam que NVIDIA, AMD e outros clientes de HPC<\/strong> est\u00e3o for\u00e7ando essa acelera\u00e7\u00e3o, com pedidos firmes que cobrem praticamente toda a capacidade projetada para os pr\u00f3ximos doze meses. O n\u00f3 de 3nm, por sua vez, alcan\u00e7ar\u00e1 180 mil wafers por m\u00eas j\u00e1 no in\u00edcio do quarto trimestre<\/strong>, dois a tr\u00eas meses antes do cronograma original \u2014 um sinal de que a demanda por GPUs da s\u00e9rie Blackwell e pelos pr\u00f3ximos aceleradores Rubin continua insaci\u00e1vel.<\/p>\n

A not\u00edcia, entretanto, vem acompanhada de um reconhecimento desconfort\u00e1vel. A pr\u00f3pria TSMC admitiu que sua tecnologia CoWoS (Chip-on-Wafer-on-Substrate)<\/strong> permanece “egregiously constrained” \u2014 estrangulada de forma severa \u2014 durante todo o ano de 2026. A empresa est\u00e1 investindo bilh\u00f5es de d\u00f3lares na expans\u00e3o de linhas de packaging em Taiwan e no Arizona<\/strong>, mas a complexidade de fabricar interposers de sil\u00edcio do tamanho de um ret\u00edculo completo (ou maiores) imp\u00f5e limites de rendimento que n\u00e3o se resolvem apenas com Capex. Enquanto isso, a solu\u00e7\u00e3o concorrente da Intel, o EMIB (Embedded Multi-die Interconnect Bridge)<\/strong>, ganha tra\u00e7\u00e3o por usar pontes de sil\u00edcio menores e localizadas, dispensando o interposer monol\u00edtico gigante \u2014 e, por isso, atraindo pedidos que antes iriam naturalmente para a foundry taiwanesa.<\/p>\n

A resposta da TSMC, conforme apurado pelo The Information<\/em> e repercutido em ve\u00edculos especializados, \u00e9 o desenvolvimento interno de um projeto apelidado de “quasi-EMIB”<\/strong>. Trata-se de uma tentativa de incorporar elementos da abordagem de pontes locais da Intel, mantendo compatibilidade com o ecossistema CoWoS j\u00e1 adotado por NVIDIA e AMD. Esse movimento \u00e9 um divisor de \u00e1guas: pela primeira vez em d\u00e9cadas, a l\u00edder inconteste de foundry se v\u00ea for\u00e7ada a clonar aspectos da arquitetura de um concorrente direto. Para profissionais de infraestrutura, o recado \u00e9 claro \u2014 o design do pr\u00f3ximo datacenter de IA ser\u00e1 moldado tanto pelo transistor de 2nm quanto pela disponibilidade de interposers.<\/p>\n

TSMC 2nm empacotamento avan\u00e7ado: as tecnologias que unem GPU e HBM<\/h3>\n

Para entender a raiz do gargalo, \u00e9 necess\u00e1rio examinar as tr\u00eas fam\u00edlias de empacotamento avan\u00e7ado que a TSMC agrupa sob a marca 3DFabric<\/strong>: o CoWoS em suas variantes S, R e L; o InFO<\/strong> (Integrated Fan-Out); e o SoIC<\/strong> (System on Integrated Chips), que representa o empilhamento 3D propriamente dito. Cada uma atende a um ponto diferente da curva de densidade, custo e complexidade termomec\u00e2nica.<\/p>\n

O CoWoS-S<\/strong>, a variante mais madura e amplamente utilizada em aceleradores de IA, emprega um interposer de sil\u00edcio passivo de grandes dimens\u00f5es \u2014 frequentemente excedendo 2.500 mm\u00b2<\/strong>, o que corresponde a dois ou mais ret\u00edculos litogr\u00e1ficos unidos por stitching. Sobre esse interposer, que cont\u00e9m milhares de TSVs (Through-Silicon Vias) e camadas de redistribui\u00e7\u00e3o, s\u00e3o montados lado a lado os dies de GPU e as pilhas de HBM. \u00c9 essa arquitetura que equipa as GPUs NVIDIA H100, H200 e B100<\/strong>, assim como os aceleradores AMD Instinct MI300X<\/strong> e os Google TPU v5<\/strong>. A desvantagem cr\u00edtica est\u00e1 no custo e no yield: um \u00fanico defeito no interposer gigante pode inutilizar um m\u00f3dulo inteiro que j\u00e1 cont\u00e9m dies car\u00edssimos.<\/p>\n

O CoWoS-L<\/strong> tenta mitigar esse problema substituindo o interposer monol\u00edtico por um substrato org\u00e2nico de alta densidade combinado com pequenas pontes de sil\u00edcio (LSI \u2014 Local Silicon Interconnect)<\/strong> apenas nas regi\u00f5es que exigem roteamento de alt\u00edssima densidade, como a interface entre GPU e HBM. Essa abordagem h\u00edbrida, que guarda semelhan\u00e7as conceituais com o EMIB, est\u00e1 no roadmap para as pr\u00f3ximas gera\u00e7\u00f5es de GPUs da NVIDIA e para os AWS Trainium de segunda gera\u00e7\u00e3o<\/strong>. J\u00e1 o CoWoS-R<\/strong> utiliza um interposer org\u00e2nico integral, oferecendo custo menor em troca de densidade de roteamento reduzida \u2014 uma solu\u00e7\u00e3o adequada para aceleradores de nicho e FPGAs de datacenter.<\/p>\n

Na outra ponta do espectro est\u00e1 o SoIC<\/strong>, uma tecnologia de empilhamento 3D que liga dies verticalmente usando hybrid bonding<\/strong> \u2014 conex\u00f5es diretas de cobre a cobre sem micro-bumps, com passo de interconex\u00e3o na casa de sub-10 \u00b5m<\/strong>. \u00c9 com SoIC que a AMD implementa o 3D V-Cache<\/strong> em seus processadores Ryzen e EPYC, empilhando um die de SRAM diretamente sobre o CCD de computa\u00e7\u00e3o. A TSMC planeja estender o SoIC para o empilhamento de l\u00f3gica sobre l\u00f3gica nos n\u00f3s N2 e A16, permitindo que GPUs e CPUs do futuro integrem blocos de cache L3 massivos ou at\u00e9 mesmo chiplets de acelera\u00e7\u00e3o especializada sem penalidades de lat\u00eancia.<\/p>\n\n\n\n\n\n\n\n\n\n
Tecnologia<\/th>\nTipo<\/th>\nDescri\u00e7\u00e3o T\u00e9cnica<\/th>\nPrincipais Aplica\u00e7\u00f5es<\/th>\n<\/tr>\n<\/thead>\n
CoWoS-S<\/td>\n2.5D (silicon interposer)<\/td>\nInterposer de sil\u00edcio passivo com TSVs e camadas RDL, unindo GPU + HBM lado a lado<\/td>\nNVIDIA H100\/H200\/B100, AMD MI300X, Google TPU v5<\/td>\n<\/tr>\n
CoWoS-L<\/td>\n2.5D (h\u00edbrido)<\/td>\nSubstrato org\u00e2nico com pontes de sil\u00edcio locais (LSI) para roteamento de alt\u00edssima densidade<\/td>\nPr\u00f3xima gera\u00e7\u00e3o NVIDIA Rubin, AWS Trainium2<\/td>\n<\/tr>\n
CoWoS-R<\/td>\n2.5D (organic interposer)<\/td>\nInterposer org\u00e2nico de menor custo, densidade de roteamento intermedi\u00e1ria<\/td>\nFPGAs de datacenter, aceleradores de nicho<\/td>\n<\/tr>\n
InFO<\/td>\nFan-out wafer-level<\/td>\nRedistribui\u00e7\u00e3o de camadas diretamente sobre o die, sem interposer separado<\/td>\nApple A\/M series, Apple M-series Ultra (InFO-LSI)<\/td>\n<\/tr>\n
SoIC<\/td>\n3D stacking (hybrid bonding)<\/td>\nEmpilhamento vertical de dies com conex\u00f5es Cu-Cu de passo sub-10 \u00b5m<\/td>\nAMD 3D V-Cache, futuros CPUs\/GPUs empilhados<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

TSMC 2nm empacotamento avan\u00e7ado: por que ele se tornou o gargalo da era da IA<\/h3>\n

O leitor habituado a acompanhar roadmaps de litografia pode se perguntar: se a TSMC j\u00e1 produz 3nm em volume e 2nm est\u00e1 acelerando, por que a ind\u00fastria inteira se preocupa com empacotamento? A resposta est\u00e1 na matem\u00e1tica dos interposers. Um wafer de 300 mm pode render algumas dezenas de interposers CoWoS-S do tamanho usado em uma GPU B100. Cada um desses interposers precisa ser perfeito \u2014 sem defeitos nas trilhas de alguns micr\u00f4metros de largura que percorrem dist\u00e2ncias de at\u00e9 100 mm<\/strong> cruzando m\u00faltiplos dom\u00ednios de ret\u00edculo. O yield efetivo de um interposer desse porte \u00e9 consideravelmente menor que o yield dos dies de l\u00f3gica que ser\u00e3o montados sobre ele. Quando a demanda de mercado exige centenas de milhares de m\u00f3dulos CoWoS por m\u00eas<\/strong>, a conta n\u00e3o fecha.<\/p>\n

Some-se a isso o fato de que a mem\u00f3ria HBM3e e HBM4<\/strong> \u2014 componentes obrigat\u00f3rios nesses m\u00f3dulos \u2014 tamb\u00e9m est\u00e1 em escassez. A not\u00edcia de que a TSMC estaria com US$ 1 bilh\u00e3o em chips Apple A20 Pro parados<\/strong> aguardando DRAM suficiente para prosseguir com o empacotamento ilustra perfeitamente o efeito cascata: sem DRAM, n\u00e3o se completa o m\u00f3dulo; sem o m\u00f3dulo, n\u00e3o se entrega o servidor; sem o servidor, o hyperscaler n\u00e3o expande sua capacidade de infer\u00eancia. Cada etapa depende de uma cadeia de suprimentos distinta \u2014 logic dies em N2\/N3 na TSMC, HBM na SK hynix e Samsung, interposers na pr\u00f3pria TSMC ou em parceiros como a ASE Group \u2014 e qualquer desbalanceamento paralisa o fluxo.<\/p>\n

O custo tamb\u00e9m escala de forma agressiva. Estima-se que um wafer de 2nm N2 tenha pre\u00e7o superior a US$ 30 mil<\/strong>, cerca de 50% acima do N3 na mesma fase de maturidade. Quando se adiciona o custo do interposer, do assembly CoWoS e das pilhas de HBM, o pre\u00e7o de um \u00fanico m\u00f3dulo de acelerador de IA pode ultrapassar US$ 40 a 50 mil<\/strong> ainda na sa\u00edda da foundry \u2014 antes mesmo de ser integrado a uma placa de servidor. Para data centers que planejam clusters com dezenas de milhares de GPUs, essas cifras representam um compromisso financeiro que exige previsibilidade de entrega. A escassez atual torna essa previsibilidade quase imposs\u00edvel.<\/p>\n

Comparativo de mercado: TSMC vs. Samsung Foundry vs. Intel Foundry vs. SMIC<\/h3>\n

Uma an\u00e1lise completa do TSMC 2nm empacotamento avan\u00e7ado<\/strong> exige posicion\u00e1-lo no tabuleiro competitivo global. A TSMC det\u00e9m aproximadamente 2\/3 do mercado de foundry<\/strong> e mais de 90% dos chips fabricados em n\u00f3s abaixo de 7nm. Seu modelo pure-play \u2014 fabricar para terceiros sem competir com eles \u2014 construiu uma confian\u00e7a que nenhum concorrente conseguiu replicar na mesma escala. A receita de HPC e IA j\u00e1 ultrapassa 50% do faturamento total<\/strong>, sustentada por um Capex anual na casa de US$ 40 a 50 bilh\u00f5es<\/strong>, o maior da ind\u00fastria.<\/p>\n

A Samsung Foundry<\/strong> \u00e9 a rival mais direta em tecnologia de ponta, com seu n\u00f3 2nm GAA (SF2)<\/strong> tamb\u00e9m previsto para entrar em produ\u00e7\u00e3o em 2025-2026. A Samsung possui uma vantagem vertical \u00fanica: fabrica tanto a l\u00f3gica quanto a mem\u00f3ria HBM em casa, o que teoricamente simplifica a integra\u00e7\u00e3o. Na pr\u00e1tica, por\u00e9m, os yields do GAA da Samsung<\/strong> t\u00eam ficado consistentemente abaixo das metas, e sua solu\u00e7\u00e3o de empacotamento I-Cube<\/strong> \u2014 um equivalente funcional do CoWoS \u2014 ainda n\u00e3o atingiu a escala necess\u00e1ria para atrair NVIDIA ou AMD em volume significativo. Relatos indicam que a Samsung est\u00e1 oferecendo pre\u00e7os agressivos para conquistar clientes de IA, mas a confiabilidade e o hist\u00f3rico de execu\u00e7\u00e3o pesam contra ela nas decis\u00f5es de sourcing.<\/p>\n

A Intel Foundry<\/strong>, sob o plano IDM 2.0, representa uma amea\u00e7a assim\u00e9trica. Seu n\u00f3 18A (equivalente a 1.8nm)<\/strong> promete introduzir as tecnologias RibbonFET (GAA) e PowerVia (alimenta\u00e7\u00e3o traseira) em 2025-2026. Mas o ponto mais disruptivo \u00e9 o EMIB<\/strong>, uma tecnologia de packaging madura e comprovada em produtos como os FPGAs Stratix 10 e as CPUs da fam\u00edlia Sapphire Rapids com HBM. Por n\u00e3o precisar de um interposer monol\u00edtico, o EMIB oferece custos menores e maior flexibilidade de design \u2014 exatamente o que est\u00e1 for\u00e7ando a TSMC a correr atr\u00e1s com seu “quasi-EMIB”. A Intel, no entanto, ainda precisa provar que consegue fabricar l\u00f3gica de ponta com yields comerciais para clientes externos, algo que n\u00e3o fez de forma consistente at\u00e9 agora.<\/p>\n

A SMIC<\/strong>, a maior foundry chinesa, est\u00e1 efetivamente fora da disputa em n\u00f3s avan\u00e7ados devido \u00e0s restri\u00e7\u00f5es de exporta\u00e7\u00e3o dos EUA. Limitada a ferramentas DUV, seu n\u00f3 mais avan\u00e7ado relatado \u00e9 equivalente a um 7nm improvisado<\/strong>, com yields muito baixos e sem acesso a equipamentos de EUV. Para packaging avan\u00e7ado, a China tem investido pesadamente em alternativas dom\u00e9sticas, mas sem a capacidade de integrar l\u00f3gica de ponta com HBM de alta performance, o impacto no mercado de IA \u00e9 marginal no curto prazo. O ecossistema chin\u00eas de chips de IA, liderado pela Huawei (HiSilicon), depende de designs que contornam as san\u00e7\u00f5es usando chiplets montados com tecnologias de packaging inferiores, sacrificando efici\u00eancia energ\u00e9tica e densidade de interconex\u00e3o.<\/p>\n

TSMC 2nm empacotamento avan\u00e7ado: o roadmap al\u00e9m do CoWoS e os avan\u00e7os sub-1nm<\/h3>\n

O horizonte da TSMC n\u00e3o se limita a resolver o gargalo atual. Enquanto o CoWoS luta para atender a demanda de 2026, as divis\u00f5es de P&D da empresa trabalham com universidades parceiras em transistores que v\u00e3o muito al\u00e9m do nanosheet. Em 2026, pesquisadores da TSMC e da National Yang Ming Chiao Tung University (NYCU)<\/strong>, em Taipei, demonstraram um avan\u00e7o significativo: a deposi\u00e7\u00e3o de alum\u00ednio epitaxial sobre um canal de dissulfeto de molibd\u00eanio (MoS\u2082) monocamada<\/strong> cria uma camada buffer que reduz drasticamente o espalhamento de el\u00e9trons e o vazamento de corrente \u2014 problemas que se tornam catastr\u00f3ficos em dimens\u00f5es sub-1nm tanto para FinFETs quanto para GAAFETs.<\/p>\n

Esse desenvolvimento \u00e9 parte de um esfor\u00e7o maior que visa tecnologias sub-1nm, onde o conceito tradicional de dopagem de sil\u00edcio come\u00e7a a falhar e materiais 2D como MoS\u2082 ou WSe\u2082 entram em cena como canais de transistores. A colabora\u00e7\u00e3o TSMC-NYCU mostrou que, em vez de depositar materiais isolantes diretamente sobre o canal, a engenharia da interface com uma camada buffer de alum\u00ednio permite um controle eletrost\u00e1tico muito superior. Embora ainda esteja em est\u00e1gio de pesquisa fundamental, o an\u00fancio sinaliza que a foundry est\u00e1 determinada a manter sua lideran\u00e7a mesmo quando os n\u00f3s atingirem a escala do angstrom.<\/p>\n

Paralelamente, a TSMC est\u00e1 usando intelig\u00eancia artificial<\/strong> para acelerar a constru\u00e7\u00e3o de suas f\u00e1bricas de 1.4nm (n\u00f3 A14) no Parque Cient\u00edfico de Taichung. Com um investimento de US$ 49 bilh\u00f5es em quatro plantas<\/strong>, a empresa est\u00e1 aplicando modelos de machine learning para prever riscos estruturais, temperaturas elevadas em salas limpas e potenciais atrasos na instala\u00e7\u00e3o de equipamentos EUV de pr\u00f3xima gera\u00e7\u00e3o. O objetivo \u00e9 ambicioso: ter o primeiro edif\u00edcio da fab de 1.4nm operacional antes de abril de 2027 \u2014 antecipando-se ao cronograma original. Para quem gerencia datacenters no Brasil, esses prazos significam que a janela de vida \u00fatil de servidores baseados em N3 e N2 pode ser mais curta do que o habitual, exigindo planejamento de amortiza\u00e7\u00e3o mais agressivo.<\/p>\n

Impacto no mercado<\/p>\n
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Planejando o pr\u00f3ximo ciclo de hardware da sua empresa?<\/p>\n

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\n Falar com especialista
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Descubra como o TSMC 2nm packaging est\u00e1 se tornando o novo gargalo na era da IA e o que isso significa para o futuro da tecnologia. Clique e saiba mais!<\/p>\n","protected":false},"author":1,"featured_media":2107,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"om_disable_all_campaigns":false,"_monsterinsights_skip_tracking":false,"iawp_total_views":9,"footnotes":""},"categories":[2482],"tags":[3051,2737,3011,3073,3052,2481],"class_list":["post-2108","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-tsmc","tag-empacotamento-avancado-tsmc","tag-gargalo-da-ia","tag-packaging-de-chips","tag-semicondutores-2nm","tag-tecnologia-2nm","tag-tsmc-2nm"],"aioseo_notices":[],"aioseo_head":"\n\t\t\n\t\n\t\n\t\n\t\n\t\n\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t