{"id":2273,"date":"2026-08-16T11:09:08","date_gmt":"2026-08-16T14:09:08","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/08\/16\/tsmc-nvidia-empacotamento-avancado-cowos-e-soic-em-2026\/"},"modified":"2026-08-16T11:09:08","modified_gmt":"2026-08-16T14:09:08","slug":"tsmc-nvidia-empacotamento-avancado-cowos-e-soic-em-2026","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/08\/16\/tsmc-nvidia-empacotamento-avancado-cowos-e-soic-em-2026\/","title":{"rendered":"TSMC NVIDIA empacotamento avan\u00e7ado: CoWoS e SoIC em 2026"},"content":{"rendered":"

O ecossistema de semicondutores vive uma transforma\u00e7\u00e3o estrutural em 2026. Se antes o avan\u00e7o da litografia era o principal motor de performance, agora o TSMC NVIDIA empacotamento avan\u00e7ado<\/strong> emergiu como o novo campo de batalha da ind\u00fastria de chips. A Taiwan Semiconductor Manufacturing Company n\u00e3o \u00e9 apenas a l\u00edder absoluta em n\u00f3s de processo \u2014 com ~90% dos chips de ponta do mundo \u2014 mas tamb\u00e9m det\u00e9m o dom\u00ednio tecnol\u00f3gico em CoWoS<\/strong>, SoIC<\/strong> e InFO<\/strong>, as tr\u00eas frentes do seu ecossistema 3DFabric<\/strong>. Para profissionais de TI, gestores de infraestrutura e arquitetos de data centers, entender essa din\u00e2mica deixou de ser curiosidade acad\u00eamica: \u00e9 um fator determinante de custos, prazos e viabilidade de projetos de intelig\u00eancia artificial.<\/p>\n

A era da IA generativa redefiniu a rela\u00e7\u00e3o entre fundi\u00e7\u00e3o e empacotamento. O gargalo que travava a oferta de aceleradores como as GPUs NVIDIA H100, H200, B200<\/strong> e a fam\u00edlia Rubin<\/strong> n\u00e3o era a litografia em si, mas a capacidade de interconectar a GPU ao HBM<\/strong> (High Bandwidth Memory) no mesmo substrato de sil\u00edcio com precis\u00e3o microm\u00e9trica. Cada acelerador de IA moderno \u00e9, na pr\u00e1tica, um sistema integrado em um \u00fanico package: m\u00faltiplos dies de computa\u00e7\u00e3o, m\u00faltiplas pilhas de mem\u00f3ria de alta largura de banda e uma rede de interconex\u00e3o interna que precisa operar com integridade de sinal impec\u00e1vel em frequ\u00eancias elevad\u00edssimas.<\/p>\n

O an\u00fancio recente de que a TSMC atingiu 98% de yield<\/strong> em alguns produtos empacotados via CoWoS, conforme declarado pelo vice-presidente de Advanced Packaging Technology and Services, Ho Chun<\/strong>, chega em um momento cr\u00edtico. A demanda por aceleradores de IA continua superando a oferta, os pre\u00e7os de wafers de ponta seguem em alta \u2014 com o n\u00f3 N2<\/strong> estimado acima de US$ 30 mil por wafer<\/strong> \u2014 e a diversifica\u00e7\u00e3o geogr\u00e1fica das f\u00e1bricas avan\u00e7a em ritmo acelerado nos EUA, Jap\u00e3o e Alemanha. Neste post t\u00e9cnico, voc\u00ea vai entender o que \u00e9 o empacotamento avan\u00e7ado da TSMC, por que ele se tornou o cora\u00e7\u00e3o da infraestrutura de IA, como ele impacta a NVIDIA e todas as cadeias de suprimento, e o que isso significa para decis\u00f5es de compra no mercado brasileiro.<\/p>\n

Como algu\u00e9m que acompanha diariamente a interse\u00e7\u00e3o entre litografia, packaging e infraestrutura de data centers, vou detalhar cada camada dessa hist\u00f3ria: dos n\u00fameros de yield do CoWoS<\/strong> ao roadmap do SoIC<\/strong>, das press\u00f5es geopol\u00edticas sobre Taiwan \u00e0 escassez de HBM3E<\/strong> e HBM4<\/strong>, e das implica\u00e7\u00f5es para servidores de treinamento e infer\u00eancia at\u00e9 o impacto cambial e log\u00edstico para empresas brasileiras que dependem de GPUs importadas. Ao final, a equipe da JRT Technology Solutions<\/strong> compartilha recomenda\u00e7\u00f5es pr\u00e1ticas para planejar ciclos de atualiza\u00e7\u00e3o de hardware em um cen\u00e1rio de restri\u00e7\u00e3o de oferta.<\/p>\n

O an\u00fancio: TSMC NVIDIA empacotamento avan\u00e7ado atinge 98% de yield no CoWoS<\/h3>\n

A informa\u00e7\u00e3o veio \u00e0 tona por meio do Economic Daily<\/strong>, de Taiwan, e foi repercutida por ve\u00edculos como Wccftech. O vice-presidente de Advanced Packaging Technology and Services da TSMC, Ho Chun<\/strong>, confirmou que a fundi\u00e7\u00e3o atingiu 98% de yield<\/strong> em produtos de IA empacotados via CoWoS<\/strong> que utilizam tecnologia com tamanho de ret\u00edculo de 5,5x<\/strong>. Em termos pr\u00e1ticos, isso significa que de cada 100 packages processados, apenas 2 apresentam defeitos \u2014 um patamar de maturidade industrial que poucos processos no mundo conseguem sustentar em produ\u00e7\u00e3o de alta escala, especialmente quando falamos de interposers de sil\u00edcio que precisam alinhar milhares de microbumps com precis\u00e3o submicrom\u00e9trica.<\/p>\n

Mas o dado mais estrat\u00e9gico do an\u00fancio \u00e9 o roadmap de expans\u00e3o dimensional. A TSMC planeja ampliar a tecnologia CoWoS<\/strong> para ret\u00edculos de 14x<\/strong> at\u00e9 2029<\/strong>. O “reticle size” (tamanho do ret\u00edculo) \u00e9 a unidade que define o limite f\u00edsico da \u00e1rea \u00fatil de um die em uma m\u00e1quina de litografia EUV. Um interposer de 5,5x reticle j\u00e1 permite integrar uma GPU de grande porte com m\u00faltiplas pilhas HBM \u2014 algo impens\u00e1vel em processos convencionais. Um ret\u00edculo de 14x, por sua vez, abriria caminho para sistemas em package ainda mais complexos, com dezenas de dies, mem\u00f3ria e blocos de E\/S interconectados vertical e horizontalmente, aproximando-se do conceito de wafer-scale integration que empresas como a Cerebras v\u00eam explorando em nichos espec\u00edficos.<\/p>\n

O yield de 98%<\/strong> n\u00e3o \u00e9 um detalhe cosm\u00e9tico: ele tem impacto direto na viabilidade econ\u00f4mica de aceleradores de IA cujo pre\u00e7o unit\u00e1rio pode ultrapassar US$ 40 mil<\/strong>. Em processos de packaging complexos, cada ponto percentual de yield perdido representa dezenas de milh\u00f5es de d\u00f3lares em desperd\u00edcio ao longo de um trimestre. Atingir 98% em um interposer de 5,5x reticle indica que a TSMC n\u00e3o apenas domina a litografia de ponta, mas tamb\u00e9m a engenharia de materiais, termomec\u00e2nica e processos de pick-and-place que fazem o empacotamento avan\u00e7ado funcionar em escala industrial. Para a NVIDIA, que depende quase exclusivamente dessa capacidade para suas GPUs de data center, o an\u00fancio \u00e9 um sinal relevante de al\u00edvio parcial na restri\u00e7\u00e3o de oferta \u2014 ainda que a demanda continue muito acima da capacidade instalada.<\/p>\n

\u00c9 importante destacar que o CoWoS<\/strong> n\u00e3o \u00e9 uma tecnologia \u00fanica, mas uma fam\u00edlia com variantes como CoWoS-S<\/strong> (interposer de sil\u00edcio), CoWoS-R<\/strong> (interposer org\u00e2nico com RDL) e CoWoS-L<\/strong> (h\u00edbrida com LSI \u2014 local silicon interconnect). Cada uma atende a perfis diferentes de custo, densidade de interconex\u00e3o e tamanho de ret\u00edculo. O an\u00fancio de Ho Chun se refere especificamente a produtos de IA de alta complexidade, o que inclui as gera\u00e7\u00f5es mais recentes de GPUs NVIDIA e aceleradores customizados usados por hyperscalers como Google, AWS e Microsoft.<\/p>\n

O que \u00e9 empacotamento avan\u00e7ado? Entendendo CoWoS, SoIC e InFO<\/h3>\n

O termo empacotamento avan\u00e7ado<\/strong> descreve um conjunto de tecnologias que integram m\u00faltiplos dies de sil\u00edcio em um \u00fanico package, criando sistemas que transcendem as limita\u00e7\u00f5es f\u00edsicas e econ\u00f4micas da litografia monol\u00edtica. Enquanto a lei de Moore tradicional buscava reduzir o tamanho dos transistores, o empacotamento avan\u00e7ado busca multiplicar a funcionalidade combinando dies especializados: uma GPU de computa\u00e7\u00e3o massiva, pilhas de mem\u00f3ria HBM de alt\u00edssima largura de banda, interfaces de rede e blocos de E\/S. A TSMC organiza essas tecnologias sob a marca 3DFabric<\/strong>, que se divide em tr\u00eas frentes principais: CoWoS<\/strong> para integra\u00e7\u00e3o 2.5D, SoIC<\/strong> para empilhamento 3D e InFO<\/strong> para fan-out de baixo custo e alta densidade.<\/p>\n

O CoWoS<\/strong> (Chip-on-Wafer-on-Substrate) \u00e9 a tecnologia que viabilizou a era da IA. Ela utiliza um interposer<\/strong> de sil\u00edcio \u2014 uma esp\u00e9cie de “placa-m\u00e3e em escala microsc\u00f3pica” \u2014 que serve de ponte entre a GPU e as pilhas de HBM. Esse interposer \u00e9 fabricado com litografia avan\u00e7ada e cont\u00e9m milhares de microbumps e trilhas de interconex\u00e3o com espa\u00e7amento na casa de dezenas de micr\u00f4metros. A GPU e as mem\u00f3rias s\u00e3o montadas sobre esse interposer, que por sua vez \u00e9 conectado ao substrato org\u00e2nico final. O resultado \u00e9 uma largura de banda imensa entre compute e mem\u00f3ria, com consumo energ\u00e9tico drasticamente inferior ao que seria poss\u00edvel com interconex\u00f5es tradicionais via PCB.<\/p>\n

J\u00e1 o SoIC<\/strong> (System on Integrated Chips) representa a evolu\u00e7\u00e3o 3D: em vez de lado a lado, os dies s\u00e3o empilhados verticalmente usando bonding h\u00edbrido de cobre, uma t\u00e9cnica que funde as camadas de metal dos dies sem necessidade de microbumps tradicionais. Isso reduz drasticamente a dist\u00e2ncia el\u00e9trica entre camadas, melhora a efici\u00eancia energ\u00e9tica e permite densidades de interconex\u00e3o centenas de vezes superiores ao 2.5D. A AMD j\u00e1 utiliza SoIC<\/strong> no seu 3D V-Cache<\/strong> para processadores Ryzen e EPYC, e a expectativa \u00e9 que a NVIDIA adote a tecnologia com mais intensidade nas gera\u00e7\u00f5es Feynman<\/strong> e posteriores, previstas para o final de 2028.<\/p>\n

A tabela a seguir resume as principais tecnologias de empacotamento da TSMC e seus casos de uso t\u00edpicos:<\/p>\n\n\n\n\n\n\n\n\n
Tecnologia<\/th>\nTipo<\/th>\nAplica\u00e7\u00e3o Principal<\/th>\nFoco<\/th>\n<\/tr>\n<\/thead>\n
CoWoS-S<\/td>\n2.5D com interposer de sil\u00edcio<\/td>\nGPUs NVIDIA H100\/H200\/B200, AMD Instinct<\/td>\nM\u00e1xima densidade de interconex\u00e3o<\/td>\n<\/tr>\n
CoWoS-R<\/td>\n2.5D com RDL org\u00e2nico<\/td>\nAceleradores de m\u00e9dio porte, networking chips<\/td>\nCusto mais baixo<\/td>\n<\/tr>\n
SoIC<\/td>\n3D com bonding h\u00edbrido<\/td>\n3D V-Cache AMD, futuras GPUs NVIDIA<\/td>\nEmpilhamento vertical de dies<\/td>\n<\/tr>\n
InFO<\/td>\nFan-out wafer-level<\/td>\nChips Apple, processadores m\u00f3veis<\/td>\nAlta integra\u00e7\u00e3o com custo competitivo<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

O ponto central \u00e9 que essas tecnologias n\u00e3o competem entre si, mas se complementam dentro do ecossistema 3DFabric<\/strong>. Um acelerador de IA de pr\u00f3xima gera\u00e7\u00e3o pode combinar CoWoS<\/strong> para interconectar GPU e HBM no plano horizontal com SoIC<\/strong> para empilhar cache SRAM diretamente sobre o die de computa\u00e7\u00e3o. Essa integra\u00e7\u00e3o h\u00edbrida \u00e9 o que permite que a NVIDIA projete GPUs como a Rubin Ultra<\/strong> e a futura Feynman<\/strong> com contagens de transistores que ultrapassam 200 bilh\u00f5es<\/strong> em um \u00fanico package, escalando performance sem depender exclusivamente da redu\u00e7\u00e3o dimensional dos transistores.<\/p>\n

Por que o TSMC NVIDIA empacotamento avan\u00e7ado virou o gargalo da era da IA<\/h3>\n

A explica\u00e7\u00e3o para o gargalo est\u00e1 na interse\u00e7\u00e3o entre demanda e capacidade. A TSMC \u00e9 a \u00fanica fundi\u00e7\u00e3o do mundo capaz de produzir interposers de sil\u00edcio com a escala e a confiabilidade exigidas para aceleradores de IA de alto desempenho. A capacidade de CoWoS<\/strong> foi ampliada de forma agressiva nos \u00faltimos tr\u00eas anos \u2014 com investimentos que se somam ao capex anual de US$ 40 a 50 bilh\u00f5es<\/strong> da empresa \u2014, mas ainda assim insuficiente para atender \u00e0 demanda simult\u00e2nea de NVIDIA, AMD, Google, AWS, Microsoft, Broadcom e outras empresas que disputam a mesma janela de capacidade. Cada GPU de data center moderna usa um interposer de grandes dimens\u00f5es, o que consome mais \u00e1rea \u00fatil por unidade do que dezenas de chips convencionais.<\/p>\n

A matem\u00e1tica \u00e9 implac\u00e1vel. Um wafer de sil\u00edcio tem \u00e1rea finita, e um interposer de 5,5x reticle ocupa uma fra\u00e7\u00e3o significativa desse wafer. Enquanto um wafer pode render centenas de processadores m\u00f3veis, o mesmo wafer pode render apenas algumas dezenas de interposers para GPUs de IA. Multiplique isso pela demanda explosiva de treinamento de modelos de linguagem, infer\u00eancia em escala e aplica\u00e7\u00f5es de ag\u00eancias aut\u00f4nomas, e voc\u00ea ter\u00e1 o cen\u00e1rio de escassez que marcou o mercado desde o lan\u00e7amento do ChatGPT<\/strong> e que persiste em 2026, mesmo com toda a amplia\u00e7\u00e3o de capacidade em Taiwan, Arizona e novas plantas planejadas.<\/p>\n

Os dependentes dessa capacidade formam a elite da ind\u00fastria de IA. A NVIDIA<\/strong> \u00e9 a cliente mais vis\u00edvel, com as fam\u00edlias Hopper<\/strong>, Blackwell<\/strong>, Vera Rubin<\/strong> e a futura Feynman<\/strong> todas dependentes de CoWoS. A AMD<\/strong> compete diretamente com a linha Instinct<\/strong> (MI300, MI350, MI400), usando tanto CoWoS quanto SoIC. Os hyperscalers Google<\/strong> (TPU v6\/v7), AWS<\/strong> (Trainium e Inferentia) e Microsoft<\/strong> (Maia) tamb\u00e9m contratam a mesma capacidade de empacotamento para seus aceleradores customizados. A Apple<\/strong> utiliza InFO e SoIC em seus processadores m\u00f3veis e de desktop, adicionando mais press\u00e3o sobre as linhas de packaging da TSMC.<\/p>\n

Aqui est\u00e1 a lista dos principais dependentes do empacotamento avan\u00e7ado da TSMC:<\/p>\n