{"id":2325,"date":"2026-08-19T11:02:09","date_gmt":"2026-08-19T14:02:09","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/08\/19\/tsmc-cowos-chips-de-ia-98-de-yield-e-plano-ate-14x-reticle\/"},"modified":"2026-08-19T11:02:09","modified_gmt":"2026-08-19T14:02:09","slug":"tsmc-cowos-chips-de-ia-98-de-yield-e-plano-ate-14x-reticle","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/08\/19\/tsmc-cowos-chips-de-ia-98-de-yield-e-plano-ate-14x-reticle\/","title":{"rendered":"TSMC CoWoS chips de IA: 98% de yield e plano at\u00e9 14x reticle"},"content":{"rendered":"

Na quarta-feira, 19 de agosto de 2026, a Taiwan Semiconductor Manufacturing Company (TSMC)<\/strong> segue como o epicentro f\u00edsico da intelig\u00eancia artificial. A empresa que responde por aproximadamente dois ter\u00e7os do mercado global de foundry<\/strong> e por perto de 90% da fabrica\u00e7\u00e3o de chips de ponta<\/strong> vive um momento em que a receita de HPC\/IA j\u00e1 supera 50% do faturamento<\/strong>. O cora\u00e7\u00e3o desse ciclo n\u00e3o est\u00e1 apenas na litografia: a etapa de packaging avan\u00e7ado<\/strong> \u2014 e, dentro dela, a tecnologia CoWoS (Chip-on-Wafer-on-Substrate)<\/strong> \u2014 virou o gargalo mais disputado da cadeia de suprimentos. O an\u00fancio mais recente de rendimento de 98%<\/strong> em alguns produtos TSMC CoWoS chips de IA<\/strong> e a rota de expans\u00e3o do interposer de 5,5x reticle size<\/strong> para 14x at\u00e9 2029<\/strong> sinalizam uma mudan\u00e7a estrutural: a ind\u00fastria n\u00e3o est\u00e1 apenas espremendo nan\u00f4metros, est\u00e1 reordenando como GPUs e mem\u00f3rias HBM s\u00e3o montadas em um \u00fanico pacote.<\/p>\n

O contexto para o leitor brasileiro \u00e9 direto. Semicondutores movem datacenters, servidores, esta\u00e7\u00f5es de trabalho, switches, storage e \u2014 cada vez mais \u2014 a infraestrutura de infer\u00eancia e treinamento de IA. A escassez de capacidade de CoWoS<\/strong> se traduz em prazos de entrega maiores, lotes menores, pre\u00e7os de aceleradores em alta e contratos de fornecimento mais r\u00edgidos. Para quem administra compras de TI, entender o que acontece na TSMC deixou de ser curiosidade acad\u00eamica: \u00e9 planejamento operacional. A JRT Technology Solutions<\/strong> acompanha esse roadmap justamente para orientar clientes corporativos em decis\u00f5es de compra e ciclos de atualiza\u00e7\u00e3o de hardware, especialmente quando envolve GPUs, servidores de IA e infraestrutura de datacenter.<\/p>\n

O ciclo atual nasce de um desequil\u00edbrio raro. A TSMC opera com capex anual na casa de US$ 40\u201350 bilh\u00f5es<\/strong>, o maior da ind\u00fastria, e ainda assim a demanda por capacidade de packaging avan\u00e7ado<\/strong> supera a oferta. Relat\u00f3rios recentes apontam que a Intel pode estar ganhando participa\u00e7\u00e3o em packaging justamente porque a pr\u00f3pria TSMC n\u00e3o d\u00e1 conta de toda a demanda. Paralelamente, a opera\u00e7\u00e3o da TSMC no Arizona registrou lucro 663% maior no primeiro semestre de 2026 em rela\u00e7\u00e3o ao ano anterior<\/strong>, enquanto a empresa garantiu terreno em Taiwan para duas plantas de 1,4 nm e uma unidade de painel-level packaging<\/strong>. S\u00e3o sinais de que a f\u00e1brica est\u00e1 escalando onde o dinheiro da IA aponta.<\/p>\n

Historicamente, a TSMC foi fundada em 1987 por Morris Chang<\/strong>, em Hsinchu, Taiwan, como uma foundry pura: fabrica para terceiros e n\u00e3o compete com seus clientes. Esse modelo a colocou no centro do ecossistema de Apple, NVIDIA, AMD, Qualcomm, MediaTek, Broadcom e at\u00e9 Intel<\/strong>. Nos n\u00f3s de processo, a empresa passou do N3 (3 nm, FinFET)<\/strong> para o N2 (2 nm, GAA\/nanosheet)<\/strong> em produ\u00e7\u00e3o a partir do segundo semestre de 2025, e avan\u00e7a para o A16 (1,6 nm)<\/strong> com Super Power Rail<\/strong>, e depois o A14<\/strong>, em 2028. Mas o golpe de marketing mais relevante agora \u00e9 outro: a TSMC det\u00e9m a infraestrutura de 3DFabric<\/strong> que une CoWoS, SoIC e InFO<\/strong>, e \u00e9 o dom\u00ednio dessa fam\u00edlia de embalagens que mant\u00e9m os aceleradores de IA vi\u00e1veis.<\/p>\n

Este artigo t\u00e9cnico analisa os desdobramentos do an\u00fancio, a f\u00edsica do CoWoS<\/strong>, o impacto em pre\u00e7os e prazos, o comparativo de foundries, o roadmap at\u00e9 2029, as implica\u00e7\u00f5es para o mercado brasileiro e as recomenda\u00e7\u00f5es pr\u00e1ticas para quem planeja adquirir servidores e GPUs de IA. Ao final, a JRT Technology Solutions<\/strong> traz um resumo editorial e um call-to-action para departamentos de TI que enfrentam decis\u00f5es de investimento em infraestrutura.<\/p>\n

TSMC CoWoS chips de IA: o an\u00fancio de 98% de yield e a rota at\u00e9 14x reticle<\/h3>\n

A not\u00edcia que agita a cadeia de suprimentos veio de Ho Chun<\/strong>, vice-presidente de Advanced Packaging Technology and Services<\/strong> da TSMC. Segundo ele, a empresa alcan\u00e7ou 98% de yield<\/strong> para alguns produtos de IA embalados via CoWoS<\/strong>. O dado \u00e9 importante porque packaging nunca foi trivial: interposers de sil\u00edcio grandes introduzem defeitos, empenamento de wafer, problemas t\u00e9rmicos e perdas de rendimento. Um yield de 98%<\/strong> indica uma maturidade de processo que reduz o custo por bom die e acelera a sa\u00edda de lotes. O detalhe t\u00e9cnico: esse yield foi reportado para a tecnologia que usa reticle size de 5,5x<\/strong>, uma medida ligada ao limite de campo de exposi\u00e7\u00e3o da litografia. Ho Chun afirmou ainda que a TSMC planeja expandir o CoWoS para 14x reticle size at\u00e9 2029<\/strong>, um salto de integra\u00e7\u00e3o que permitir\u00e1 packages com mais dies, interposers maiores e topologias heterog\u00eaneas mais complexas.<\/p>\n

O an\u00fancio n\u00e3o \u00e9 apenas um n\u00famero de laborat\u00f3rio. Ele foi noticiado em conjunto com dados do SemiAnalysis Chipbook<\/strong> indicando que a Intel pode estar ganhando participa\u00e7\u00e3o em packaging<\/strong> justamente porque a demanda por CoWoS<\/strong> est\u00e1 desbordando. A TSMC, mesmo com rendimento alto, n\u00e3o consegue atender a todos os pedidos. Isso abre espa\u00e7o para solu\u00e7\u00f5es de packaging concorrentes, como a fam\u00edlia de embalagens avan\u00e7adas da Intel Foundry, incluindo EMIB e Foveros<\/strong>, e at\u00e9 para as iniciativas da Samsung. A escassez de interposers \u00e9 t\u00e3o s\u00e9ria que os hyperscalers e fabricantes de chips disputam capacidade com contratos de longo prazo, pagando antecipadamente por espa\u00e7o em linhas de packaging.<\/p>\n

Tamb\u00e9m pesa o contexto da not\u00edcia sobre a Apple. Um relat\u00f3rio anterior sugeriu que a TSMC estaria retendo US$ 1 bilh\u00e3o em chips A20 Pro<\/strong> por falta de DRAM, mas analistas como Ming-Chi Kuo<\/strong> refutaram a interpreta\u00e7\u00e3o, argumentando que Apple e TSMC t\u00eam planejamento operacional integrado com pelo menos tr\u00eas meses de anteced\u00eancia. Especialistas taiwaneses acrescentaram que a TSMC poderia, em tese, redirecionar linhas de produ\u00e7\u00e3o para IA caso houvesse ac\u00famulo de invent\u00e1rio de chips de smartphone. Essa flexibilidade \u00e9 um ativo estrat\u00e9gico: quando a demanda de IA \u00e9 priorit\u00e1ria, as linhas de CoWoS<\/strong> recebem mais wafers, e outros produtos migram para outros n\u00f3s ou instala\u00e7\u00f5es.<\/p>\n

O an\u00fancio sinaliza, portanto, tr\u00eas coisas. Primeira, o ciclo de IA continua acelerando e consumindo capacidade de embalagem avan\u00e7ada em velocidade superior \u00e0 expans\u00e3o da oferta. Segunda, a TSMC est\u00e1 disposta a dobrar a aposta em CoWoS<\/strong> como motor de receita, projetando interposers maiores e mais complexos. Terceira, concorrentes encontram uma janela de oportunidade em packaging \u2014 mas ainda n\u00e3o na litografia de ponta, onde a TSMC permanece soberana. Para o profissional de infraestrutura, o recado \u00e9 claro: o prazo e o pre\u00e7o dos servidores de IA continuar\u00e3o pressionados, independentemente de avan\u00e7os de yield.<\/p>\n

O que \u00e9 TSMC CoWoS chips de IA: packaging 2.5D no cora\u00e7\u00e3o dos aceleradores<\/h3>\n

CoWoS<\/strong> \u00e9 a sigla para Chip-on-Wafer-on-Substrate<\/strong>. Na pr\u00e1tica, \u00e9 uma t\u00e9cnica de packaging 2,5D que usa um interposer de sil\u00edcio<\/strong> como camada intermedi\u00e1ria entre os dies de l\u00f3gica e o substrato org\u00e2nico. Em um acelerador de IA t\u00edpico, a GPU, as mem\u00f3rias HBM<\/strong> e outros chiplets s\u00e3o montados sobre o interposer, que redistribui trilhas de alt\u00edssima densidade e permite a comunica\u00e7\u00e3o entre chips em dist\u00e2ncias curtas, com milhares de sinais. Sem o interposer, a integra\u00e7\u00e3o de GPU e HBM em um \u00fanico pacote seria invi\u00e1vel nas larguras de banda exigidas por modelos com trilh\u00f5es de par\u00e2metros.<\/p>\n

A TSMC enxerga o packaging como parte de sua plataforma 3DFabric<\/strong>. Dentro dela, o CoWoS<\/strong> \u00e9 a solu\u00e7\u00e3o para montagem lateral de chips sobre interposer; o SoIC<\/strong> faz o empilhamento 3D de dies, como o 3D V-Cache<\/strong> da AMD; e o InFO<\/strong> \u00e9 o fan-out integrado usado nos processadores da Apple. Cada um atende a um perfil de integra\u00e7\u00e3o. O CoWoS<\/strong>, por\u00e9m, \u00e9 o que aparece em praticamente todas as GPUs de datacenter da NVIDIA e da AMD, al\u00e9m de aceleradores customizados baseados em ASIC. A tabela abaixo resume as tecnologias da plataforma 3DFabric<\/strong> e seus casos de uso.<\/p>\n\n\n\n\n\n\n\n
Tecnologia<\/th>\nTipo de integra\u00e7\u00e3o<\/th>\nCaso de uso t\u00edpico<\/th>\n<\/tr>\n<\/thead>\n
CoWoS<\/td>\n2,5D com interposer de sil\u00edcio<\/td>\nGPUs de IA, HBM, aceleradores de datacenter<\/td>\n<\/tr>\n
SoIC<\/td>\nEmpilhamento 3D de dies<\/td>\n3D V-Cache, integra\u00e7\u00e3o vertical de l\u00f3gica<\/td>\n<\/tr>\n
InFO<\/td>\nFan-out integrado<\/td>\nProcessadores Apple, chips m\u00f3veis<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

A relev\u00e2ncia do CoWoS<\/strong> cresceu porque os aceleradores de IA modernos n\u00e3o s\u00e3o mais um \u00fanico die monol\u00edtico. Um pacote pode conter oito ou mais stacks de HBM<\/strong>, uma GPU de grande \u00e1rea, pontes de I\/O e circuitos auxiliares. O interposer precisa ser grande o suficiente para receber esses componentes e, ao mesmo tempo, manter a integridade de sinal. A expans\u00e3o de 5,5x reticle size<\/strong> para 14x<\/strong> reflete exatamente essa necessidade: quanto maior o interposer, mais mem\u00f3ria e mais dies de l\u00f3gica podem ser integrados, aproximando o packaging de uma miniatura de sistema completo.<\/p>\n

Do ponto de vista de processo, o interposer de CoWoS<\/strong> \u00e9 fabricado com litografia madura, mas em wafers de grande \u00e1rea, e exige t\u00e9cnicas de redistribution layer (RDL)<\/strong>, microbumps<\/strong>, underfill<\/strong> e gerenciamento t\u00e9rmico agressivo. O yield de 98%<\/strong> divulgado pela TSMC se refere a produtos espec\u00edficos, n\u00e3o a toda a carteira, mas ainda assim mostra que a curva de aprendizado do packaging est\u00e1 evoluindo. Cada ponto percentual de yield em um interposer grande se traduz em milhares de d\u00f3lares de custo evitado por lote.<\/p>\n

Por que importa: como TSMC CoWoS chips de IA define pre\u00e7os e prazos de GPUs<\/h3>\n

O gargalo de CoWoS<\/strong> \u00e9 hoje um dos principais formadores de pre\u00e7o da cadeia de IA. A NVIDIA e a AMD, por exemplo, dependem da TSMC n\u00e3o apenas para a fabrica\u00e7\u00e3o dos dies de GPU em n\u00f3s avan\u00e7ados, mas tamb\u00e9m para a montagem final dos pacotes. Quando a capacidade de CoWoS<\/strong> est\u00e1 saturada, os pedidos de aceleradores ficam enfileirados.<\/p>\n

\n

Planejando o pr\u00f3ximo ciclo de hardware da sua empresa?<\/p>\n

A JRT Technology Solutions acompanha a ind\u00fastria de semicondutores e ajuda sua empresa a investir na hora certa \u2014 servidores, workstations e infraestrutura.<\/p>\n


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Na quarta-feira, 19 de agosto de 2026, a Taiwan Semiconductor Manufacturing Company (TSMC) segue como o epicentro f\u00edsico da intelig\u00eancia artificial. A empresa que responde por aproximadamente dois ter\u00e7os do mercado global de foundry e por perto de 90% da fabrica\u00e7\u00e3o de chips de ponta vive um momento em que a receita de HPC\/IA j\u00e1 … Ler mais<\/a><\/p>\n","protected":false},"author":1,"featured_media":2324,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"om_disable_all_campaigns":false,"_monsterinsights_skip_tracking":false,"iawp_total_views":0,"footnotes":""},"categories":[2482],"tags":[3335],"class_list":["post-2325","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-tsmc","tag-tsmc-cowos-ai"],"aioseo_notices":[],"aioseo_head":"\n\t\t\n\t\n\t\n\t\n\t\n\t\n\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t