{"id":2691,"date":"2026-09-05T10:43:35","date_gmt":"2026-09-05T13:43:35","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/09\/05\/tsmc-cowos-geopolitica-a-encruzilhada-do-silicio-global\/"},"modified":"2026-09-05T10:43:35","modified_gmt":"2026-09-05T13:43:35","slug":"tsmc-cowos-geopolitica-a-encruzilhada-do-silicio-global","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/09\/05\/tsmc-cowos-geopolitica-a-encruzilhada-do-silicio-global\/","title":{"rendered":"TSMC CoWoS geopol\u00edtica: a encruzilhada do sil\u00edcio global"},"content":{"rendered":"

O ecossistema de semicondutores vive uma tempestade perfeita: de um lado, a demanda por aceleradores de IA cresce em ritmo exponencial; de outro, a TSMC CoWoS geopol\u00edtica<\/strong> se tornou o ponto de estrangulamento mais vigiado do planeta. A Taiwan Semiconductor Manufacturing Company (TSMC)<\/strong> controla cerca de dois ter\u00e7os do mercado global de foundry e aproximadamente 90% da produ\u00e7\u00e3o de chips de ponta. Seu empacotamento avan\u00e7ado CoWoS (Chip-on-Wafer-on-Substrate)<\/strong> \u00e9 hoje o m\u00e9todo dominante para unir GPUs de alta performance e mem\u00f3ria HBM em um \u00fanico pacote \u2014 e \u00e9 exatamente a\u00ed que a geopol\u00edtica encontra a engenharia de semicondutores. Para o leitor brasileiro, gestor de infraestrutura ou tomador de decis\u00e3o em TI, entender esse cruzamento \u00e9 essencial: prazos de entrega, pre\u00e7os de servidores, GPUs e at\u00e9 planos de capacidade de data centers no Brasil s\u00e3o afetados por decis\u00f5es tomadas em Hsinchu, Washington, Pequim e Dresden. Neste post, vamos destrinchar os an\u00fancios recentes da TSMC, o funcionamento t\u00e9cnico do CoWoS, o cen\u00e1rio competitivo entre foundries, as restri\u00e7\u00f5es de exporta\u00e7\u00e3o, a expans\u00e3o global e os cen\u00e1rios pr\u00e1ticos para empresas brasileiras. Na JRT Technology Solutions<\/strong> acompanhamos o roadmap da ind\u00fastria para orientar clientes corporativos em decis\u00f5es de compra e ciclos de atualiza\u00e7\u00e3o de hardware \u2014 e \u00e9 com esse olhar t\u00e9cnico que analisamos o cen\u00e1rio.<\/p>\n

O pano de fundo \u00e9 a explos\u00e3o da IA generativa e do HPC. A receita de HPC\/IA da TSMC j\u00e1 supera 50% do faturamento, com NVIDIA e AMD disputando capacidade. O capex anual da empresa gira na casa de US$ 40 a 50 bilh\u00f5es<\/strong>, o maior da ind\u00fastria de semicondutores. No segundo trimestre de 2026, dados indicam que a demanda por equipamentos de fabrica\u00e7\u00e3o da TSMC quase dobrou em nove meses, atingindo 1,9 vezes a linha de base de dezembro de 2025, conforme divulgado pelo vice-co-COO Cliff Hou no SEMICON Taiwan 2026<\/strong>. Esse movimento empurra o capex da companhia para perto de US$ 64 bilh\u00f5es<\/strong> em 2026, com escassez de ferramentas de litografia e de trabalhadores de constru\u00e7\u00e3o civil. Enquanto isso, os b\u00f4nus da TSMC<\/strong> cresceram 50,6% no segundo trimestre, superando o crescimento da receita de 36%, sinal da guerra por talentos na era da IA. Esses n\u00fameros mostram que o gargalo n\u00e3o \u00e9 apenas de sil\u00edcio: \u00e9 de equipamentos, pessoas e, principalmente, de empacotamento avan\u00e7ado<\/strong>. O CoWoS \u00e9 o elo que transforma m\u00faltiplos dies em um acelerador funcional \u2014 e a demanda por essa etapa segue muito acima da oferta.<\/p>\n

O hist\u00f3rico do CoWoS remonta \u00e0 d\u00e9cada de 2010, quando a TSMC desenvolveu a tecnologia de interposer de sil\u00edcio para clientes de GPU. O conceito \u00e9 simples na descri\u00e7\u00e3o e brutal na execu\u00e7\u00e3o: chips de l\u00f3gica e mem\u00f3ria s\u00e3o montados lado a lado sobre um interposer de sil\u00edcio, que por sua vez se conecta a um substrato org\u00e2nico. Isso permite largura de banda enorme entre GPU e HBM, algo imposs\u00edvel nos empacotamentos tradicionais. Com a ascens\u00e3o da IA, o CoWoS virou o padr\u00e3o de fato para aceleradores de treinamento e infer\u00eancia em data centers. Sem ele, a NVIDIA, a AMD e a Broadcom n\u00e3o teriam como entregar os volumes que o mercado exige. E \u00e9 justamente essa depend\u00eancia que tornou o CoWoS um ativo geopol\u00edtico de primeira ordem.<\/p>\n

Ao longo deste post, o leitor vai entender o que mudou nos \u00faltimos meses, as especifica\u00e7\u00f5es t\u00e9cnicas do CoWoS, o posicionamento da TSMC frente a Samsung Foundry, Intel Foundry e SMIC, as implica\u00e7\u00f5es das restri\u00e7\u00f5es de exporta\u00e7\u00e3o entre EUA e China, os investimentos de diversifica\u00e7\u00e3o geogr\u00e1fica e como tudo isso se traduz em pre\u00e7o, disponibilidade e estrat\u00e9gia de hardware no Brasil. Vamos tamb\u00e9m apresentar cen\u00e1rios para os pr\u00f3ximos meses, sem alarmismo, mas com an\u00e1lise t\u00e9cnica baseada em dados p\u00fablicos e no hist\u00f3rico da ind\u00fastria.<\/p>\n

TSMC CoWoS geopol\u00edtica: o an\u00fancio que reacendeu o alerta<\/h3>\n

Os \u00faltimos dias trouxeram um conjunto de sinais que, isolados, parecem apenas not\u00edcias corporativas \u2014 mas, combinados, desenham um quadro de press\u00e3o sobre a capacidade de empacotamento avan\u00e7ado. O primeiro sinal veio do vice-presidente de tecnologia e servi\u00e7os de empacotamento avan\u00e7ado da TSMC, Ho Chun<\/strong>, que confirmou publicamente rendimento de 98%<\/strong> em alguns produtos de IA empacotados via CoWoS com ret\u00edculo de 5.5x<\/strong>. A declara\u00e7\u00e3o, repercutida pelo Economic Daily<\/em> e pela imprensa especializada, \u00e9 um marco t\u00e9cnico: significa que a linha de empacotamento da TSMC est\u00e1 operando com alt\u00edssima efici\u00eancia para os pacotes mais complexos. Por\u00e9m, mesmo com 98% de yield, a capacidade instalada segue insuficiente para atender \u00e0 demanda. A TSMC anunciou planos de expandir a tecnologia CoWoS para ret\u00edculos de 14x<\/strong> at\u00e9 2029, o que permitir\u00e1 integrar ainda mais chiplets e mem\u00f3ria por pacote.<\/p>\n

O segundo sinal \u00e9 a aproxima\u00e7\u00e3o da Intel no segmento de packaging avan\u00e7ado. Dados do SemiAnalysis Chipbook<\/strong> sugerem que a Intel pode estar ganhando participa\u00e7\u00e3o de mercado em empacotamento para IA, justamente porque a demanda por CoWoS est\u00e1 sobrecarregada. A Intel possui tecnologias pr\u00f3prias como EMIB<\/strong> e Foveros<\/strong>, e tem buscado posicionar sua foundry como alternativa vi\u00e1vel para clientes que n\u00e3o conseguem alocar capacidade na TSMC. Esse movimento \u00e9 relevante: at\u00e9 pouco tempo atr\u00e1s, a TSMC era vista como a \u00fanica op\u00e7\u00e3o confi\u00e1vel em alto volume para packaging de aceleradores. A abertura de uma segunda fonte, mesmo que limitada, altera a din\u00e2mica de pre\u00e7os e prazos.<\/p>\n

O terceiro sinal \u00e9 a escalada de custos e b\u00f4nus. As declara\u00e7\u00f5es de gastos da TSMC mostram que os b\u00f4nus do segundo trimestre<\/strong> atingiram NT$ 36 bilh\u00f5es<\/strong>, um salto de 50,6% sobre o ano anterior, enquanto a receita trimestral avan\u00e7ou 36%, para NT$ 1,2 trilh\u00e3o<\/strong>. Isso significa que a companhia est\u00e1 pagando mais por talento qualificado, especialmente engenheiros de processo, empacotamento e litografia. A escassez de m\u00e3o de obra qualificada \u00e9 um dos gargalos menos discutidos, mas mais cr\u00edticos. A TSMC est\u00e1 construindo 20 f\u00e1bricas simultaneamente<\/strong> em todo o mundo, e a demanda por trabalhadores de constru\u00e7\u00e3o civil e operadores de sala limpa n\u00e3o tem sido atendida com facilidade. O resultado \u00e9 um risco de atraso na expans\u00e3o de capacidade, o que, por sua vez, pressiona os pre\u00e7os dos chips.<\/p>\n

O quarto sinal vem do Arizona. Dados do Bank of America indicam que a f\u00e1brica da TSMC no Arizona<\/strong> j\u00e1 representa mais de 4% das vendas do grupo<\/strong> no segundo trimestre de 2026. A unidade, que opera na tecnologia N4, est\u00e1 em fase de ramp-up e deve receber linhas de N3, N2 e possivelmente packaging CoWoS<\/strong> no futuro. A geopol\u00edtica por tr\u00e1s disso \u00e9 evidente: os Estados Unidos querem reduzir a depend\u00eancia de Taiwan para chips de ponta, e o packaging avan\u00e7ado \u00e9 parte central dessa estrat\u00e9gia. O CHIPS Act e os subs\u00eddios associados s\u00e3o o motor dessa diversifica\u00e7\u00e3o, mas h\u00e1 custos mais altos de constru\u00e7\u00e3o e opera\u00e7\u00e3o em solo americano, o que afeta a economia dos chips produzidos l\u00e1.<\/p>\n

O que \u00e9 o CoWoS e como ele funciona tecnicamente<\/h3>\n

O CoWoS (Chip-on-Wafer-on-Substrate)<\/strong> \u00e9 uma tecnologia de empacotamento 2.5D que integra m\u00faltiplos dies em um interposer de sil\u00edcio. O interposer atua como uma ponte de alta densidade de interconex\u00e3o entre chips de l\u00f3gica (GPUs, ASICs) e mem\u00f3ria HBM. Em um pacote CoWoS t\u00edpico para IA, voc\u00ea encontra uma ou duas GPUs de grande \u00e1rea, v\u00e1rias pilhas de HBM, e, em alguns casos, chiplets de E\/S ou de chaveamento. O interposer permite que esses componentes conversem com lat\u00eancia baixa e largura de banda na casa de terabytes por segundo, algo essencial para treinamento de modelos grandes.<\/p>\n

As especifica\u00e7\u00f5es do CoWoS evolu\u00edram com o tempo. Os primeiros pacotes usavam ret\u00edculo padr\u00e3o; hoje, a TSMC trabalha com ret\u00edculos de 3.5x, 5.5x e planeja 14x<\/strong>. O ret\u00edculo \u00e9 a \u00e1rea m\u00e1xima que um scanner de litografia consegue expor de uma \u00fanica vez. Para interposers maiores que um ret\u00edculo, a TSMC usa t\u00e9cnicas de stitching<\/em> (costura) para unir m\u00faltiplas exposi\u00e7\u00f5es. O rendimento de 98% citado pelo VP Ho Chun refere-se a alguns produtos com ret\u00edculo de 5.5x, o que \u00e9 um resultado excepcional em empacotamento avan\u00e7ado. Abaixo, uma tabela resumo das principais variantes e caracter\u00edsticas:<\/p>\n\n\n\n\n\n\n\n\n\n
Par\u00e2metro<\/th>\nDetalhe t\u00e9cnico<\/th>\n<\/tr>\n<\/thead>\n
Tipo de integra\u00e7\u00e3o<\/td>\nEmpacotamento 2.5D com interposer de sil\u00edcio<\/td>\n<\/tr>\n
Componentes t\u00edpicos<\/td>\nGPU\/ASIC de alta performance + m\u00faltiplas pilhas de HBM<\/td>\n<\/tr>\n
Tamanhos de ret\u00edculo suportados<\/td>\n3.5x, 5.5x (produ\u00e7\u00e3o atual), 14x previsto at\u00e9 2029<\/td>\n<\/tr>\n
Yield declarado<\/td>\nAt\u00e9 98% em alguns produtos AI com ret\u00edculo 5.5x<\/td>\n<\/tr>\n
Aplica\u00e7\u00e3o principal<\/td>\nAceleradores de IA para data centers, HPC<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Al\u00e9m do CoWoS, a TSMC mant\u00e9m outras tecnologias de empacotamento no portf\u00f3lio 3DFabric<\/strong>. O SoIC<\/strong> \u00e9 usado para empilhamento 3D de dies, como no 3D V-Cache da AMD<\/strong>. O InFO<\/strong> aparece nos chips da Apple. O CoWoS, por\u00e9m, concentra a aten\u00e7\u00e3o porque \u00e9 o principal habilitador da infraestrutura de treinamento de IA. Qualquer disrup\u00e7\u00e3o nessa tecnologia afeta diretamente a capacidade de entrega de GPUs como as da NVIDIA (H100, H200, B200 e sucessoras) e os ASICs da Broadcom e da AMD.<\/p>\n

A cadeia de suprimentos do CoWoS \u00e9 particularmente sens\u00edvel. O interposer de sil\u00edcio \u00e9 produzido em wafers de 300mm, com etapas de fotolitografia, TSV (Through-Silicon Via) e metaliza\u00e7\u00e3o. Cada interposer pode ter milhares de conex\u00f5es por mil\u00edmetro quadrado. O substrato org\u00e2nico, por sua vez, \u00e9 fornecido por empresas como Ibiden<\/strong>, Unimicron<\/strong> e Kinsus<\/strong>, e tem sido outro gargalo de capacidade. A integra\u00e7\u00e3o final exige ferramentas de die bonding, termocompress\u00e3o e inspe\u00e7\u00e3o \u00f3ptica de alt\u00edssima precis\u00e3o. Por isso, mesmo que a TSMC tenha mais wafers de sil\u00edcio dispon\u00edveis, a capacidade de empacotamento CoWoS pode limitar o volume total de aceleradores entregues.<\/p>\n

O roadmap t\u00e9cnico da TSMC para empacotamento avan\u00e7a em paralelo aos n\u00f3s de litografia. Enquanto o N3 (3nm FinFET)<\/strong> est\u00e1 em produ\u00e7\u00e3o desde 2022 e o N2 (2nm GAA\/nanosheet)<\/strong> entra em produ\u00e7\u00e3o em massa no segundo semestre de 2025, o empacotamento CoWoS tamb\u00e9m evolui. O n\u00f3 A16 (1.6nm)<\/strong>, previsto para 2026, incluir\u00e1 nanosheet e Super Power Rail<\/strong>, com alimenta\u00e7\u00e3o pela parte traseira do wafer. O A14<\/strong> est\u00e1 no roadmap para 2028. Cada salto de n\u00f3 entrega cerca de 10 a 15% de ganho de performance ou 25 a 30% de redu\u00e7\u00e3o de consumo, al\u00e9m de maior densidade. Mas sem o empacotamento adequado, esses ganhos n\u00e3o se traduzem em sistemas de IA competitivos. A integra\u00e7\u00e3o vertical entre litografia, empacotamento e teste \u00e9 o que torna a TSMC t\u00e3o dif\u00edcil de alcan\u00e7ar.<\/p>\n

TSMC CoWoS geopol\u00edtica: por que isso importa para usu\u00e1rios e empresas<\/h3>\n

Para quem opera infraestrutura de TI, o impacto do CoWoS aparece em tr\u00eas frentes: prazo de entrega, pre\u00e7o e arquitetura de capacidade. O tempo entre o pedido de GPUs ou servidores de IA e a entrega efetiva pode chegar a v\u00e1rios trimestres, justamente por causa do gargalo de empacotamento. Empresas que planejam projetos de moderniza\u00e7\u00e3o de data centers, treinamento de modelos pr\u00f3prios ou simplesmente renova\u00e7\u00e3o de clusters corporativos precisam incluir esse lead time no planejamento. Na JRT Technology Solutions<\/strong> recomendamos planejar upgrades considerando um horizonte de seis a doze meses para compras de aceleradores de alto desempenho, especialmente quando o projeto envolve GPUs com HBM de \u00faltima gera\u00e7\u00e3o.<\/p>\n

O pre\u00e7o dos wafers de ponta est\u00e1 em alta constante. O wafer N2, por exemplo, \u00e9 estimado acima de US$ 30 mil<\/strong>. Esse custo se soma ao do empacotamento, que n\u00e3o \u00e9 trivial: um pacote CoWoS complexo pode custar centenas ou at\u00e9 milhares de d\u00f3lares por unidade, dependendo da \u00e1rea do interposer, do n\u00famero de pilhas HBM e do yield. Como a demanda supera a oferta, a TSMC tem margem para repassar custos e priorizar clientes de maior volume ou contratos de longo prazo. Para o consumidor final e para o data center m\u00e9dio, isso significa que os pre\u00e7os de GPUs de IA permanecem elevados, mesmo com a matura\u00e7\u00e3o dos n\u00f3s de 4nm e 3nm.<\/p>\n

H\u00e1 tamb\u00e9m uma quest\u00e3o arquitetural: os pacotes CoWoS est\u00e3o ficando maiores e mais complexos. O roteiro de ret\u00edculo 14x at\u00e9 2029 indica que a ind\u00fastria est\u00e1 caminhando para aceleradores com m\u00faltiplas GPUs e pilhas HBM dentro do mesmo pacote. Isso tem implica\u00e7\u00f5es para o resfriamento, a alimenta\u00e7\u00e3o e a densidade de racks nos data centers. Servidores de IA de pr\u00f3xima gera\u00e7\u00e3o consomem m\u00faltiplos kilowatts por n\u00f3, e a integra\u00e7\u00e3o de mais chiplets por pacote tende a concentrar ainda mais calor. Equipes de facilities e engenheiros de data center precisam antecipar o aumento da densidade de pot\u00eancia e de refrigera\u00e7\u00e3o l\u00edquida.<\/p>\n

Para empresas que utilizam servi\u00e7os de nuvem, o gargalo do CoWoS se traduz em disponibilidade limitada de inst\u00e2ncias de GPU de \u00faltima gera\u00e7\u00e3o e em pre\u00e7os de spot elevados. Para aquelas que operam hardware pr\u00f3prio, a decis\u00e3o de compra muda: em vez de esperar a disponibilidade total, muitas organiza\u00e7\u00f5es optam por contratos de longo prazo, arrendamento ou por aceleradores de gera\u00e7\u00e3o anterior que ainda atendem aos requisitos. O ponto central \u00e9 que a TSMC CoWoS geopol\u00edtica<\/strong> n\u00e3o \u00e9 um tema distante: ela afeta diretamente o TCO (custo total de propriedade) de qualquer iniciativa de IA.<\/p>\n

Comparativo de mercado: TSMC, Samsung, Intel Foundry e SMIC<\/h3>\n

O mercado de foundry de semicondutores \u00e9 dominado pela TSMC, mas a din\u00e2mica competitiva est\u00e1 mudando, especialmente em empacotamento avan\u00e7ado. A tabela abaixo sintetiza o posicionamento dos principais players em n\u00f3s de processo, empacotamento e restri\u00e7\u00f5es geopol\u00edticas:<\/p>\n\n\n\n\n\n\n\n\n
Foundry<\/th>\nN\u00f3s de ponta em produ\u00e7\u00e3o<\/th>\nPackaging avan\u00e7ado<\/th>\nSitua\u00e7\u00e3o geopol\u00edtica<\/th>\n<\/tr>\n<\/thead>\n
TSMC<\/td>\nN3\/N3E\/N3P, N2 (GAA) a partir de H2 2025, A16 em 2026<\/td>\nCoWoS, SoIC, InFO; yield de 98% em CoWoS 5.5x<\/td>\nSediada em Taiwan; sujeita a export controls EUA-China; diversificando para EUA, Jap\u00e3o, Alemanha<\/td>\n<\/tr>\n
Samsung Foundry<\/td>\n3nm GAA, 2nm GAA em desenvolvimento<\/td>\nI-Cube, H-Cube, X-Cube; rendimentos historicamente atr\u00e1s<\/td>\nCoreia do Sul; pode atender clientes ocidentais, mas com capacidade limitada<\/td>\n<\/tr>\n
Intel Foundry<\/td>\nIntel 4\/3, 18A em ramp; processo 14A no roadmap<\/td>\nEMIB, Foveros, Foveros Direct; ganhando share em packaging para IA<\/td>\nEUA; beneficiada pelo CHIPS Act; geopol\u00edtica favor\u00e1vel<\/td>\n<\/tr>\n
SMIC<\/td>\nN\u00f3s maduros; limitada a DUV, sem EUV<\/td>\nEmpacotamento limitado a n\u00f3s maduros<\/td>\nChina; restri\u00e7\u00f5es de exporta\u00e7\u00e3o impedem acesso a tecnologia de ponta<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

O contexto competitivo \u00e9 moldado por tr\u00eas for\u00e7as. Primeiro, a capacidade de empacotamento avan\u00e7ado<\/strong> se tornou t\u00e3o estrat\u00e9gica quanto a litografia. A TSMC investiu pesado em CoWoS porque percebeu, antes dos concorrentes, que a IA demandaria integra\u00e7\u00e3o heterog\u00eanea. A Intel tenta preencher a lacuna com suas tecnologias de ponte de sil\u00edcio, e h\u00e1 espa\u00e7o para uma segunda fonte, principalmente para clientes que n\u00e3o conseguem slot na TSMC. Segundo, a corrida pelos n\u00f3s GAA<\/strong> coloca TSMC e Samsung em trajet\u00f3rias semelhantes, mas com execu\u00e7\u00e3o diferente. A TSMC mant\u00e9m vantagem em yield e volume. A Intel Foundry, com o n\u00f3 18A, busca reconquistar clientes externos, inclusive a pr\u00f3pria NVIDIA e a Amazon, mas ainda precisa provar consist\u00eancia fabril. Terceiro, a SMIC<\/strong> permanece limitada a litografia DUV, o que a impede de fabricar chips de IA de ponta. Mesmo assim, a China investe em capacidades locais e em empacotamento alternativo para reduzir a depend\u00eancia.<\/p>\n

Para o mercado, a consequ\u00eancia pr\u00e1tica \u00e9 uma hierarquia de fornecedores<\/strong> que n\u00e3o muda da noite para o dia. A TSMC continua sendo a op\u00e7\u00e3o prim\u00e1ria para aceleradores de IA de alto desempenho. A Samsung \u00e9 alternativa em alguns n\u00f3s, mas com menor participa\u00e7\u00e3o em packaging de IA. A Intel Foundry \u00e9 a aposta americana para reduzir o risco geopol\u00edtico. E a SMIC, embora n\u00e3o compita em n\u00f3s de ponta, \u00e9 um lembrete de que a China quer autonomia. O ponto-chave para o leitor \u00e9: qualquer decis\u00e3o de compra de hardware de IA deve considerar n\u00e3o apenas a GPU em si, mas a foundry que a produziu, a tecnologia de empacotamento e a exposi\u00e7\u00e3o geopol\u00edtica da cadeia.<\/p>\n

Geopol\u00edtica e export controls: a dimens\u00e3o TSMC CoWoS<\/h3>\n

O conceito de “escudo de sil\u00edcio”<\/strong> resume a import\u00e2ncia estrat\u00e9gica de Taiwan. A ilha concentra a produ\u00e7\u00e3o de chips de ponta e, mais recentemente, de empacotamento avan\u00e7ado CoWoS. Essa concentra\u00e7\u00e3o \u00e9 vista como um risco sist\u00eamico por governos ocidentais: qualquer crise no estreito de Taiwan interromperia a cadeia global de IA. Por isso, os Estados Unidos v\u00eam pressionando a TSMC a diversificar sua base fabril, ao mesmo tempo em que imp\u00f5em controles de exporta\u00e7\u00e3o<\/strong> que pro\u00edbem a fabrica\u00e7\u00e3o de chips avan\u00e7ados para clientes chineses sancionados. A TSMC, como foundry pure-play, n\u00e3o decide unilateralmente para quem fabrica: ela segue as regras de exporta\u00e7\u00e3o dos EUA e de Taiwan.<\/p>\n

Essas restri\u00e7\u00f5es t\u00eam consequ\u00eancias diretas. A Huawei, por exemplo, ficou impedida de acessar os n\u00f3s de ponta da TSMC, o que levou a China a investir em alternativas locais, como a SMIC e a HiSilicon. O empacotamento CoWoS tamb\u00e9m est\u00e1 no radar: como a TSMC pro\u00edbe o uso de sua<\/p>\n

\n

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\n Falar com especialista
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O ecossistema de semicondutores vive uma tempestade perfeita: de um lado, a demanda por aceleradores de IA cresce em ritmo exponencial; de outro, a TSMC CoWoS geopol\u00edtica se tornou o ponto de estrangulamento mais vigiado do planeta. A Taiwan Semiconductor Manufacturing Company (TSMC) controla cerca de dois ter\u00e7os do mercado global de foundry e aproximadamente … Ler mais<\/a><\/p>\n","protected":false},"author":1,"featured_media":2690,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"om_disable_all_campaigns":false,"_monsterinsights_skip_tracking":false,"iawp_total_views":0,"footnotes":""},"categories":[2482],"tags":[3381],"class_list":["post-2691","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-tsmc","tag-tsmc-cowos-geopolitics"],"aioseo_notices":[],"aioseo_head":"\n\t\t\n\t\n\t\n\t\n\t\n\t\n\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t\n\t\t