{"id":2751,"date":"2026-09-08T10:57:52","date_gmt":"2026-09-08T13:57:52","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/09\/08\/tsmc-cowos-empacotamento-avancado-gargalo-da-era-da-ia\/"},"modified":"2026-09-08T10:57:52","modified_gmt":"2026-09-08T13:57:52","slug":"tsmc-cowos-empacotamento-avancado-gargalo-da-era-da-ia","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/09\/08\/tsmc-cowos-empacotamento-avancado-gargalo-da-era-da-ia\/","title":{"rendered":"TSMC CoWoS empacotamento avan\u00e7ado: gargalo da era da IA"},"content":{"rendered":"

O mercado de aceleradores de intelig\u00eancia artificial passou por uma invers\u00e3o silenciosa e profunda ao longo da segunda metade da d\u00e9cada: o gargalo de fornecimento deixou de estar apenas na litografia de ponta e migrou para o TSMC CoWoS empacotamento avan\u00e7ado<\/strong>. Se at\u00e9 2022 a discuss\u00e3o t\u00e9cnica girava em torno de nan\u00f4metros, EUV e densidade de transistores, em 2026 o centro de gravidade se deslocou para interposers, stacks de mem\u00f3ria e reticles de 5,5x. \u00c9 exatamente nesse ponto que a Taiwan Semiconductor Manufacturing Company concentra parte do seu poder de mercado \u2014 e onde tamb\u00e9m se concentram os riscos de disponibilidade para datacenters no mundo inteiro, incluindo o Brasil.<\/p>\n

O empacotamento avan\u00e7ado sempre foi uma disciplina relevante na ind\u00fastria de semicondutores, mas por muito tempo viveu \u00e0 sombra do processo de fabrica\u00e7\u00e3o em si. A virada aconteceu quando as cargas de trabalho de IA generativa e treinamento de modelos exigiram muito mais do que uma \u00fanica GPU monol\u00edtica. Para sustentar a escala de computa\u00e7\u00e3o necess\u00e1ria, fabricantes como NVIDIA, AMD, Google e AWS passaram a depender de m\u00f3dulos que combinam uma ou mais GPUs de grande \u00e1rea com mem\u00f3ria HBM de alta largura de banda, conectadas por um interposer de sil\u00edcio. Essa arquitetura \u00e9 a base do TSMC CoWoS empacotamento avan\u00e7ado<\/strong>, e \u00e9 ela que explica boa parte dos prazos, pre\u00e7os e limita\u00e7\u00f5es atuais no fornecimento de hardware de IA.<\/p>\n

O leitor brasileiro talvez n\u00e3o conviva diretamente com as linhas de montagem de Hsinchu ou Tainan, mas sente os efeitos dessa cadeia no custo de servidores, no tempo de entrega de GPUs de alta performance e na viabilidade de projetos locais de intelig\u00eancia artificial. Em 2026, a disponibilidade de capacidade de packaging avan\u00e7ado influencia desde o pre\u00e7o de uma esta\u00e7\u00e3o de trabalho com m\u00faltiplas GPUs at\u00e9 a decis\u00e3o de adiar ou acelerar a constru\u00e7\u00e3o de um datacenter. Entender como funciona o CoWoS e por que ele se tornou o recurso mais disputado da cadeia de semicondutores \u00e9, portanto, uma necessidade pr\u00e1tica para qualquer profissional de infraestrutura ou tecnologia.<\/p>\n

Este post mergulha nos detalhes t\u00e9cnicos do portf\u00f3lio 3DFabric da TSMC, com foco no CoWoS, analisa os dados mais recentes de yield, capacidade e competi\u00e7\u00e3o, e compara o avan\u00e7o da Taiwan Semiconductor Manufacturing Company com Samsung Foundry, Intel Foundry e SMIC. Ao final, apresentamos um conjunto de recomenda\u00e7\u00f5es voltadas ao mercado brasileiro, para que equipes de TI possam planejar compras e upgrades de infraestrutura com menos exposi\u00e7\u00e3o a volatilidade e escassez.<\/p>\n

Ao longo do artigo, voc\u00ea vai entender por que a TSMC anunciou 98% de yield<\/strong> em alguns produtos CoWoS, o que significa a promessa de expans\u00e3o de 5,5x para 14x reticle size at\u00e9 2029<\/strong>, como a f\u00e1brica do Arizona j\u00e1 representa mais de 4% das vendas do grupo e por que a Intel come\u00e7a a ganhar participa\u00e7\u00e3o em packaging mesmo com a lideran\u00e7a incontest\u00e1vel da TSMC. Tamb\u00e9m mostramos como esses fatores afetam pre\u00e7os de GPUs, servidores de IA e, por consequ\u00eancia, o planejamento de infraestrutura no Brasil.<\/p>\n

1. A novidade: TSMC confirma 98% de yield em TSMC CoWoS empacotamento avan\u00e7ado<\/h3>\n

O an\u00fancio mais recente da Taiwan Semiconductor Manufacturing Company sobre TSMC CoWoS empacotamento avan\u00e7ado<\/strong> veio diretamente do vice-presidente de Advanced Packaging Technology and Services, Ho Chun. Em um evento t\u00e9cnico coberto pelo Economic Daily, o executivo afirmou que a companhia atingiu 98% de yield<\/strong> para v\u00e1rios produtos de IA empacotados com CoWoS, especificamente na linha que utiliza reticle size de 5,5x<\/strong>. Esse n\u00famero \u00e9 relevante porque packaging avan\u00e7ado lida com m\u00faltiplos dies de grande dimens\u00e3o, e cada etapa adicional de integra\u00e7\u00e3o costuma reduzir o rendimento final. Um yield t\u00e3o alto indica maturidade de processo, controle estat\u00edstico e capacidade de escalar sem sacrificar qualidade.<\/p>\n

Al\u00e9m do yield, a TSMC apresentou um roadmap ambicioso para o CoWoS. Segundo Ho Chun, a empresa planeja expandir a tecnologia de 5,5x reticle size para 14x reticle size at\u00e9 2029<\/strong>. O reticle size, ou tamanho de ret\u00edculo, define o limite pr\u00e1tico de \u00e1rea que pode ser exposta em um \u00fanico passo de litografia. Expandir o interposer para m\u00faltiplos ret\u00edculos permite acomodar sistemas em package cada vez maiores \u2014 mais GPUs, mais stacks de HBM, mais l\u00f3gica de interconex\u00e3o \u2014 sem depender de uma \u00fanica exposi\u00e7\u00e3o \u00f3ptica. Essa capacidade ser\u00e1 decisiva para a pr\u00f3xima gera\u00e7\u00e3o de aceleradores ainda mais densos.<\/p>\n

O contexto de oferta, no entanto, permanece tenso. O pr\u00f3prio vice-co-COO da TSMC, Cliff Hou, informou durante a SEMICON Taiwan 2026 que a demanda por equipamentos de fabrica\u00e7\u00e3o de chips quase dobrou em rela\u00e7\u00e3o \u00e0 linha de base de dezembro de 2025, atingindo um \u00edndice de 1,9x<\/strong>. A companhia estaria construindo 20 f\u00e1bricas simultaneamente<\/strong>, e ainda assim n\u00e3o consegue atender \u00e0 demanda de chips de IA. O gargalo mais agudo, segundo o executivo, est\u00e1 justamente na expans\u00e3o de capacidade de packaging, incluindo a infraestrutura para CoWoS.<\/p>\n

Esses n\u00fameros aparecem em um momento em que a TSMC tamb\u00e9m v\u00ea a f\u00e1brica do Arizona ganhar relev\u00e2ncia. De acordo com dados do Bank of America citados pela imprensa especializada, a opera\u00e7\u00e3o americana ultrapassou 4% das vendas do grupo<\/strong> no segundo trimestre de 2026. A planta de Arizona produz chips em 4 nan\u00f4metros<\/strong> e faz parte do esfor\u00e7o de diversifica\u00e7\u00e3o geogr\u00e1fica que inclui ainda a expans\u00e3o para n\u00f3s de 3 nm e 2 nm, al\u00e9m de packaging avan\u00e7ado em solo americano. A presen\u00e7a de packaging da TSMC fora de Taiwan \u00e9 um sinal de que o CoWoS deixou de ser um recurso exclusivamente asi\u00e1tico na pr\u00e1tica, embora a capacidade principal siga em Taiwan.<\/p>\n

Por fim, a movimenta\u00e7\u00e3o competitiva da Intel tamb\u00e9m entrou no radar. Dados do SemiAnalysis Chipbook indicam que a Intel pode estar ganhando participa\u00e7\u00e3o no mercado de packaging avan\u00e7ado, aproveitando a demanda reprimida que a TSMC n\u00e3o consegue suprir. A Intel oferece tecnologias como EMIB<\/strong> e Foveros<\/strong> como alternativas ao CoWoS, e o crescimento da sua opera\u00e7\u00e3o de foundry depende, em grande parte, de convencer clientes de IA a adotar esses processos. Ainda assim, a TSMC segue como l\u00edder indiscut\u00edvel: o an\u00fancio de yield alto e a expans\u00e3o planejada de reticle refor\u00e7am a dificuldade de concorrentes alcan\u00e7arem o mesmo volume e a mesma maturidade no curto prazo.<\/p>\n

2. O que \u00e9 TSMC CoWoS empacotamento avan\u00e7ado e como funciona a arquitetura 2.5D<\/h3>\n

O termo CoWoS vem de Chip-on-Wafer-on-Substrate<\/strong> e descreve uma t\u00e9cnica de empacotamento 2.5D em que m\u00faltiplos dies de sil\u00edcio s\u00e3o montados sobre um interposer \u2014 geralmente de sil\u00edcio com trilhas de interconex\u00e3o de alta densidade \u2014 e esse conjunto \u00e9 ent\u00e3o montado sobre um substrato org\u00e2nico. A fun\u00e7\u00e3o do interposer \u00e9 permitir comunica\u00e7\u00e3o de curt\u00edssima dist\u00e2ncia entre uma GPU ou ASIC de grande \u00e1rea e stacks de mem\u00f3ria HBM, que precisam de milhares de canais de sinal em paralelo. Sem o interposer, essas conex\u00f5es teriam de passar por vias muito mais longas e lentas, comprometendo a largura de banda necess\u00e1ria para treinamento e infer\u00eancia de grandes modelos.<\/p>\n

No pacote CoWoS t\u00edpico de um acelerador de IA, uma GPU como as usadas nos produtos NVIDIA e AMD fica lado a lado com m\u00faltiplos stacks de HBM3<\/strong> ou HBM4<\/strong>, todos ligados ao interposer por microbumps. O interposer redistribui os sinais entre os componentes e fornece caminhos de alta densidade que seriam invi\u00e1veis em um substrato org\u00e2nico comum. A TSMC CoWoS empacotamento avan\u00e7ado<\/strong> suporta diferentes variantes \u2014 CoWoS-S, CoWoS-R e CoWoS-L \u2014 cada uma com compromissos entre densidade, \u00e1rea m\u00e1xima e custo, mas todas voltadas para combinar l\u00f3gica de alto desempenho e mem\u00f3ria empilhada em um \u00fanico pacote.<\/p>\n

A diferen\u00e7a entre empacotamento 2.5D, como o CoWoS, e empacotamento 3D, como o SoIC, \u00e9 estrutural. No 2.5D, os dies ficam lado a lado sobre uma base comum, comunicando-se horizontalmente por meio do interposer. No 3D, os dies s\u00e3o empilhados verticalmente, com conex\u00f5es diretas entre as camadas. O 3D V-Cache<\/strong> da AMD, por exemplo, usa SoIC<\/strong> para colocar cache adicional em cima do processador, reduzindo lat\u00eancia e aumentando densidade. Ambos fazem parte do guarda-chuva 3DFabric<\/strong> da TSMC, mas o CoWoS \u00e9 o volume principal da era da IA.<\/p>\n

O tamanho de ret\u00edculo \u00e9 um dos par\u00e2metros centrais do roadmap do CoWoS. Os pacotes atuais de maior volume usam interposers de 5,5x reticle size<\/strong>, o que significa que a \u00e1rea do interposer equivale a 5,5 vezes a \u00e1rea m\u00e1xima exposta por um \u00fanico ret\u00edculo litogr\u00e1fico. Isso permite integrar, por exemplo, uma GPU de grande dimens\u00e3o e v\u00e1rios stacks de HBM sem fragmentar a interconex\u00e3o. A promessa de chegar a 14x reticle size at\u00e9 2029<\/strong> abre caminho para sistemas em package muito mais complexos, com m\u00faltiplas GPUs e dezenas de stacks de mem\u00f3ria dentro de um \u00fanico pacote.<\/p>\n

Abaixo, uma tabela com as principais tecnologias de empacotamento avan\u00e7ado da TSMC, seus tipos e os usos mais comuns em infraestrutura de computa\u00e7\u00e3o de alto desempenho.<\/p>\n\n\n\n\n\n\n\n\n\n
Tecnologia<\/th>\nTipo de integra\u00e7\u00e3o<\/th>\nUso principal<\/th>\n<\/tr>\n<\/thead>\n
CoWoS-S<\/td>\n2.5D com interposer de sil\u00edcio<\/td>\nGPUs e ASICs de IA com m\u00faltiplos stacks de HBM<\/td>\n<\/tr>\n
CoWoS-R<\/td>\n2.5D com interposer refor\u00e7ado<\/td>\nPacotes de menor custo para acelera\u00e7\u00e3o de IA e redes<\/td>\n<\/tr>\n
CoWoS-L<\/td>\n2.5D com interposer local<\/td>\nSistemas em package de grande \u00e1rea para datacenter<\/td>\n<\/tr>\n
SoIC<\/td>\n3D com empilhamento de dies<\/td>\nCache empilhado, CPUs de alto desempenho, integra\u00e7\u00e3o densa<\/td>\n<\/tr>\n
InFO<\/td>\nFan-out com interconex\u00e3o integrada<\/td>\nProcessadores para dispositivos m\u00f3veis e chips de consumo<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

3. Por que o TSMC CoWoS empacotamento avan\u00e7ado virou o gargalo da era da IA<\/h3>\n

O gargalo do TSMC CoWoS empacotamento avan\u00e7ado<\/strong> n\u00e3o \u00e9 acidental: ele decorre de uma combina\u00e7\u00e3o de crescimento abrupto da demanda, complexidade de processo e concentra\u00e7\u00e3o de capacidade. Durante o boom da IA generativa, a quantidade de aceleradores por sistema cresceu muito mais r\u00e1pido do que a capacidade de embalar esses componentes. Enquanto uma CPU de servidor tradicional usa packaging relativamente simples, um acelerador de IA moderno exige interposer de alta precis\u00e3o, m\u00faltiplos stacks de HBM e testes extensivos de sinal e t\u00e9rmica. Cada pacote CoWoS consome muito mais tempo de processamento, \u00e1rea limpa e equipamentos especializados do que um pacote convencional.<\/p>\n

Uma das raz\u00f5es centrais \u00e9 a necessidade de integrar GPU e HBM no mesmo interposer. A mem\u00f3ria de alta largura de banda n\u00e3o \u00e9 vendida como um componente isolado que o cliente pode simplesmente plugar em um slot; ela precisa ser montada e testada junto com o die de l\u00f3gica dentro do pacote. Isso significa que a TSMC, ou qualquer fornecedor de packaging, precisa dominar n\u00e3o apenas a microeletr\u00f4nica da GPU, mas tamb\u00e9m a integra\u00e7\u00e3o mec\u00e2nica, el\u00e9trica e t\u00e9rmica entre dies de origens diferentes \u2014 geralmente com coeficientes de expans\u00e3o t\u00e9rmica distintos e demandas de pot\u00eancia elevadas.<\/p>\n

Al\u00e9m disso, a capacidade de CoWoS \u00e9 intensiva em equipamentos. Para aumentar o volume de produ\u00e7\u00e3o, \u00e9 necess\u00e1rio mais do que novas \u00e1reas de cleanroom: s\u00e3o necess\u00e1rios sistemas de deposi\u00e7\u00e3o, litografia para interposers, ferramentas de bonding de alta precis\u00e3o, metrologia e esta\u00e7\u00f5es de teste. A TSMC informou que a demanda por equipamentos dobrou em nove meses, e a constru\u00e7\u00e3o simult\u00e2nea de 20 f\u00e1bricas n\u00e3o \u00e9 suficiente para equilibrar oferta e demanda. Esse descompasso se reflete diretamente nos prazos de entrega de GPUs de data center e nos pre\u00e7os dos contratos de fornecimento.<\/p>\n

A receita de HPC\/IA j\u00e1 representa mais de 50% do faturamento da TSMC<\/strong>, e boa parte dessa receita passa por CoWoS. Clientes como NVIDIA e AMD disputam capacidade de fabrica\u00e7\u00e3o e de packaging em um mercado onde a TSMC \u00e9, ao mesmo tempo, fornecedora e \u00e1rbitro da aloca\u00e7\u00e3o. A depend\u00eancia \u00e9 t\u00e3o grande que as pr\u00f3prias empresas de chips passaram a negociar volumes de CoWoS com anos de anteced\u00eancia, muitas vezes pagando antecipadamente para garantir espa\u00e7o de produ\u00e7\u00e3o. Esse modelo evidencia o desequil\u00edbrio entre oferta e demanda e torna o empacotamento avan\u00e7ado um recurso estrat\u00e9gico compar\u00e1vel \u00e0 pr\u00f3pria litografia de ponta.<\/p>\n

Entre os principais fatores que explicam o gargalo, destacam-se:<\/p>\n