{"id":2835,"date":"2026-09-12T11:20:59","date_gmt":"2026-09-12T14:20:59","guid":{"rendered":"https:\/\/jrtx.com.br\/blog\/2026\/09\/12\/tsmc-cowos-chips-de-ia-o-gargalo-que-define-o-ciclo-de-compu\/"},"modified":"2026-09-12T11:20:59","modified_gmt":"2026-09-12T14:20:59","slug":"tsmc-cowos-chips-de-ia-o-gargalo-que-define-o-ciclo-de-compu","status":"publish","type":"post","link":"https:\/\/jrtx.com.br\/blog\/2026\/09\/12\/tsmc-cowos-chips-de-ia-o-gargalo-que-define-o-ciclo-de-compu\/","title":{"rendered":"TSMC CoWoS chips de IA: o gargalo que define o ciclo de computa\u00e7\u00e3o acelerada"},"content":{"rendered":"

A TSMC CoWoS chips de IA<\/strong> est\u00e1 no centro de uma das maiores transforma\u00e7\u00f5es da infraestrutura de tecnologia desde a virtualiza\u00e7\u00e3o de data centers. A Taiwan Semiconductor Manufacturing Company domina a fabrica\u00e7\u00e3o de aceleradores usados em treinamento e infer\u00eancia de modelos de linguagem em grande escala, e o packaging avan\u00e7ado CoWoS<\/strong> \u2014 Chip-on-Wafer-on-Substrate \u2014 se tornou o recurso mais disputado da cadeia global de semicondutores em 2026. Para profissionais de TI, engenheiros de infraestrutura e tomadores de decis\u00e3o, entender esse gargalo \u00e9 essencial para planejar compras de GPUs, dimensionar clusters de IA e prever custos de servidores nos pr\u00f3ximos trimestres.<\/p>\n

O momento n\u00e3o poderia ser mais estrat\u00e9gico. Relat\u00f3rios recentes da imprensa taiwanesa indicam que a TSMC pode dobrar a capacidade de CoWoS<\/strong> at\u00e9 2028, partindo dos n\u00edveis j\u00e1 ampliados de 2026. A not\u00edcia chega em um cen\u00e1rio em que filas de espera por aceleradores de IA continuam pressionando fornecedores como NVIDIA e AMD, e o transbordamento de demanda j\u00e1 atinge concorrentes de packaging como UMC<\/strong> e Amkor<\/strong>. Na pr\u00e1tica, isso sinaliza que o ciclo de investimentos em IA generativa ainda n\u00e3o atingiu seu pico \u2014 e que a infraestrutura de empacotamento avan\u00e7ado virou um fator t\u00e3o cr\u00edtico quanto a litografia de ponta.<\/p>\n

Historicamente, a TSMC construiu sua lideran\u00e7a com o modelo pure-play: fabrica para terceiros, n\u00e3o compete com clientes, e investe agressivamente em P&D e capacidade. Com funda\u00e7\u00e3o em 1987 por Morris Chang, a companhia evoluiu de uma foundry de nicho para o centro de gravidade da ind\u00fastria. Hoje, domina aproximadamente dois ter\u00e7os do mercado global de fabrica\u00e7\u00e3o por contrato e cerca de 90% dos chips de ponta. \u00c9 a base de produtos da Apple, Qualcomm, Broadcom, MediaTek, AMD e NVIDIA. E, no segmento de IA, praticamente todos os aceleradores de datacenter relevantes passam por suas linhas de produ\u00e7\u00e3o e por suas tecnologias de empacotamento.<\/p>\n

Neste artigo, voc\u00ea vai entender o que \u00e9 o CoWoS<\/strong>, por que ele se tornou o gargalo central da era da IA, como a TSMC est\u00e1 respondendo com expans\u00e3o de capacidade, quais clientes e chips dependem dessa tecnologia, e o que isso significa para quem compra servidores no Brasil. Tamb\u00e9m analisamos o cen\u00e1rio competitivo com Samsung Foundry<\/strong>, Intel Foundry<\/strong> e SMIC<\/strong>, o roadmap de n\u00f3s de processo at\u00e9 2030 e as implica\u00e7\u00f5es geopol\u00edticas do chamado \u201cescudo de sil\u00edcio\u201d.<\/p>\n

O an\u00fancio: dobrar a capacidade de CoWoS at\u00e9 2028 n\u00e3o \u00e9 apenas expans\u00e3o \u2014 \u00e9 rea\u00e7\u00e3o a um desequil\u00edbrio estrutural<\/h3>\n

Segundo reportagens da m\u00eddia taiwanesa reproduzidas pelo Wccftech, a TSMC planeja dobrar a capacidade de CoWoS<\/strong> em 2028, tomando como base os n\u00edveis j\u00e1 ampliados de 2026. O relat\u00f3rio destaca um detalhe relevante: as restri\u00e7\u00f5es atuais de oferta levaram a um transbordamento para outras empresas de packaging, incluindo a UMC<\/strong>, que historicamente atua em n\u00f3s maduros, e a Amkor<\/strong>, uma das maiores casas de teste e empacotamento do mundo. Esse movimento \u00e9 incomum porque o empacotamento 2.5D de alto desempenho para GPUs e HBM sempre foi um territ\u00f3rio quase exclusivo da TSMC.<\/p>\n

Al\u00e9m do CoWoS, o relat\u00f3rio tamb\u00e9m projeta que a Intel<\/strong> pode alcan\u00e7ar algo entre 40.000 e 45.000 wafers por m\u00eas<\/strong> de capacidade equivalente a CoWoS at\u00e9 2028. Isso \u00e9 significativo porque a Intel Foundry tenta se posicionar como alternativa estrat\u00e9gica para clientes ocidentais que buscam mitigar risco geopol\u00edtico. Ainda assim, a escala projetada para a Intel \u00e9 uma fra\u00e7\u00e3o do que a TSMC j\u00e1 opera \u2014 e a TSMC parte de uma base instalada muito maior.<\/p>\n

O an\u00fancio se conecta diretamente a outros movimentos recentes da companhia. A TSMC acelerou a produ\u00e7\u00e3o de 1.4nm para abril de 2027, com produ\u00e7\u00e3o em massa esperada no segundo semestre daquele ano. A instala\u00e7\u00e3o de Taichung, no cora\u00e7\u00e3o de Taiwan, est\u00e1 na fase de constru\u00e7\u00e3o e j\u00e1 recebeu pedidos para escrit\u00f3rios tempor\u00e1rios. O avan\u00e7o do n\u00f3 A14, inicialmente previsto para depois, reflete a press\u00e3o competitiva e a necessidade de oferecer mais densidade e efici\u00eancia energ\u00e9tica para cargas de IA.<\/p>\n

O ponto central \u00e9 que a TSMC CoWoS chips de IA<\/strong> deixou de ser um detalhe de back-end. O packaging virou o ponto de estrangulamento porque unir logic dies de GPU com stacks de HBM<\/strong> (High Bandwidth Memory) em um interposer de sil\u00edcio \u00e9 tecnicamente complexo, intensivo em capital e dif\u00edcil de escalar rapidamente. Cada wafer de interposer suporta um n\u00famero limitado de m\u00f3dulos por acelerador, e a demanda por HBM cresceu junto com a complexidade dos modelos. O resultado \u00e9 uma fila que se reflete em prazos de entrega e pre\u00e7os de servidores de IA.<\/p>\n

O que \u00e9 CoWoS e por que ele define a TSMC CoWoS chips de IA<\/h3>\n

CoWoS<\/strong> significa Chip-on-Wafer-on-Substrate<\/strong>. \u00c9 uma tecnologia de empacotamento 2.5D em que m\u00faltiplos dies \u2014 tipicamente uma ou mais GPUs ou aceleradores e stacks de mem\u00f3ria HBM \u2014 s\u00e3o montados sobre um interposer de sil\u00edcio. Esse interposer funciona como uma ponte de interconex\u00e3o de alt\u00edssima densidade, permitindo milhares de sinais por mil\u00edmetro entre o chip l\u00f3gico e a mem\u00f3ria empilhada.<\/p>\n

O interposer \u00e9 fabricado com litografia avan\u00e7ada, \u00e0s vezes em n\u00f3s como N7 ou N5, mesmo que os dies que ele conecta sejam ainda mais avan\u00e7ados. Ele oferece vias de sil\u00edcio (TSVs<\/strong>) e camadas de redistribui\u00e7\u00e3o (RDLs<\/strong>) que viabilizam largura de banda extrema e efici\u00eancia energ\u00e9tica muito superior \u00e0 de PCBs tradicionais. Para aceleradores como o NVIDIA H100<\/strong>, H200<\/strong>, B200<\/strong> e as GPUs Instinct da AMD, o CoWoS \u00e9 essencial para conectar a GPU \u00e0s stacks de HBM3 e HBM3e.<\/p>\n

Dentro da fam\u00edlia 3DFabric<\/strong> da TSMC, o CoWoS se diferencia de outras tecnologias como InFO<\/strong> (Integrated Fan-Out), usada em SoCs da Apple, e SoIC<\/strong> (System on Integrated Chips), usada no empilhamento 3D do 3D V-Cache da AMD. Enquanto o InFO atende chips menores e o SoIC empilha dies verticalmente, o CoWoS resolve o problema de interconex\u00e3o lateral em alta densidade \u2014 exatamente o que GPUs de datacenter e HBM exigem.<\/p>\n

A complexidade do processo tem impacto direto na capacidade. Cada lote de interposer \u00e9 maior e mais suscet\u00edvel a defeitos do que um chip monol\u00edtico simples. A montagem exige precis\u00e3o extrema no alinhamento dos dies sobre o interposer e no bonding subsequente. Al\u00e9m disso, a mesma linha de produ\u00e7\u00e3o que atende \u00e0 NVIDIA tamb\u00e9m precisa atender AMD, Broadcom e clientes internos de TPUs. O resultado \u00e9 uma oferta que cresce rapidamente, mas que ainda corre atr\u00e1s de uma demanda que dobra a cada ciclo de produto.<\/p>\n

Capacidade, clientes e o roadmap de packaging avan\u00e7ado<\/h3>\n

A receita da TSMC oriunda de HPC (High Performance Computing)<\/strong> e IA j\u00e1 supera 50% do faturamento<\/strong>. Esse foi um marco importante: pela primeira vez na hist\u00f3ria da companhia, a demanda por computa\u00e7\u00e3o de alto desempenho ultrapassou a soma de outras categorias, incluindo smartphones. O capex anual est\u00e1 na faixa de US$ 40 a 50 bilh\u00f5es<\/strong>, o maior da ind\u00fastria de semicondutores, com parte significativa alocada para packaging avan\u00e7ado e expans\u00e3o de f\u00e1bricas.<\/p>\n

A tabela a seguir resume os principais clientes de TSMC CoWoS chips de IA<\/strong> e os produtos que dependem da tecnologia:<\/p>\n\n\n\n\n\n\n\n\n\n
Cliente<\/th>\nChips de IA fabricados<\/th>\nPapel do CoWoS\/3DFabric<\/th>\n<\/tr>\n<\/thead>\n
NVIDIA<\/td>\nH100, H200, B200, B300, GB200<\/td>\nInterposer 2.5D para GPU + HBM3\/HBM3e<\/td>\n<\/tr>\n
AMD<\/td>\nInstinct MI300X, MI325X, MI400<\/td>\nSoIC 3D + CoWoS para compute dies e HBM<\/td>\n<\/tr>\n
Broadcom<\/td>\nTPUs e ASICs customizados para Google e Meta<\/td>\nCoWoS para interconex\u00e3o de chiplets e HBM<\/td>\n<\/tr>\n
Apple<\/td>\nSoCs s\u00e9rie M e A usados em infer\u00eancia on-device<\/td>\nInFO e SoIC para integra\u00e7\u00e3o compacta em dispositivos<\/td>\n<\/tr>\n
Amazon\/Annapurna Labs<\/td>\nTrainium e Inferentia<\/td>\nPackaging avan\u00e7ado para treinamento e infer\u00eancia em nuvem<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Al\u00e9m dos clientes listados, a TSMC atende a demandas de Qualcomm<\/strong> e MediaTek<\/strong> em aceleradores para edge computing e smartphones. A diversifica\u00e7\u00e3o do portf\u00f3lio mostra que a TSMC CoWoS chips de IA<\/strong> n\u00e3o \u00e9 uma aposta de um \u00fanico player, mas sim a espinha dorsal de todo um ecossistema de sil\u00edcio para IA.<\/p>\n

Em termos de roadmap de packaging, a TSMC segue aprimorando a fam\u00edlia 3DFabric com interposers maiores, suporte a mais stacks de HBM e integra\u00e7\u00e3o com SoIC<\/strong>. A tend\u00eancia para os pr\u00f3ximos anos \u00e9 o uso combinado de empilhamento 3D dentro do compute die e interposer 2.5D para conectar mem\u00f3ria, criando m\u00f3dulos que se comportam como verdadeiros superchips. A meta \u00e9 reduzir a dist\u00e2ncia entre l\u00f3gica e mem\u00f3ria, o que melhora a lat\u00eancia e a efici\u00eancia energ\u00e9tica \u2014 dois fatores cr\u00edticos em clusters com milhares de aceleradores.<\/p>\n

Por que a capacidade de CoWoS \u00e9 o novo barril de p\u00f3lvora da IA<\/h3>\n

O gargalo do CoWoS<\/strong> n\u00e3o \u00e9 apenas uma quest\u00e3o de volume. Ele afeta o ritmo de entrega de GPUs de IA, a precifica\u00e7\u00e3o de contratos de nuvem e o planejamento de capacidade de empresas que constroem data centers pr\u00f3prios. Quando a capacidade de empacotamento \u00e9 menor que a demanda por chips l\u00f3gicos, os aceleradores ficam prontos na etapa de fabrica\u00e7\u00e3o, mas n\u00e3o conseguem ser montados em m\u00f3dulos funcionais.<\/p>\n

Isso gera um descompasso curioso: a TSMC pode ter wafers de GPU saindo de suas f\u00e1bricas de N4 ou N3, mas, sem slots de CoWoS, esses dies n\u00e3o chegam ao mercado na forma de placas. O efeito pr\u00e1tico \u00e9 que a NVIDIA, por exemplo, precisa reservar capacidade de packaging com meses de anteced\u00eancia, o que torna o planejamento de vendas dependente de uma vari\u00e1vel que antes era invis\u00edvel para o mercado.<\/p>\n

Para empresas que compram servidores de IA, o impacto se traduz em prazos de entrega mais longos e pre\u00e7os por acelerador ainda elevados. Em 2025, os contratos de fornecimento de GPUs para hyperscalers j\u00e1 estavam sendo negociados com at\u00e9 dois anos de anteced\u00eancia. Em 2026, com a demanda por infer\u00eancia aumentando junto com o treinamento de modelos maiores, a situa\u00e7\u00e3o tende a continuar apertada, mesmo com a expans\u00e3o de capacidade.<\/p>\n

Outro efeito relevante \u00e9 o transbordamento para fornecedores alternativos. A Amkor<\/strong> e a UMC<\/strong> est\u00e3o ganhando contratos que antes seriam automaticamente direcionados \u00e0 TSMC. A Amkor, por exemplo, j\u00e1 oferece servi\u00e7os avan\u00e7ados de packaging 2.5D e vem sendo vista como v\u00e1lvula de escape para clientes que n\u00e3o conseguem espa\u00e7o na linha da TSMC. A Intel, por sua vez, promete capacidade equivalente a CoWoS para 2028, mas seu hist\u00f3rico de execu\u00e7\u00e3o em foundry exige cautela.<\/p>\n

Comparativo de mercado: TSMC vs. Samsung, Intel e SMIC<\/h3>\n

O mercado de foundries em 2026 \u00e9 marcado por uma concentra\u00e7\u00e3o sem precedentes. A TSMC detinha 72,5% do mercado<\/strong> no segundo trimestre, de acordo com a TrendForce, um crescimento expressivo diante dos concorrentes. A SMIC<\/strong>, por sua vez, cresceu 20% no trimestre e ultrapassou a GlobalFoundries, tornando-se a terceira maior foundry do mundo. Ainda assim, a dist\u00e2ncia entre a TSMC e as demais \u00e9 enorme \u2014 e no segmento de ponta, a diferen\u00e7a \u00e9 ainda maior.<\/p>\n\n\n\n\n\n\n\n\n
Foundry<\/th>\nN\u00f3 mais avan\u00e7ado em produ\u00e7\u00e3o<\/th>\nPackaging avan\u00e7ado<\/th>\nParticipa\u00e7\u00e3o no mercado<\/th>\n<\/tr>\n<\/thead>\n
TSMC<\/td>\nN3\/N2 (GAA a partir de 2025)<\/td>\nCoWoS, SoIC, InFO \u2014 l\u00edder absoluto<\/td>\n~72,5%<\/td>\n<\/tr>\n
Samsung Foundry<\/td>\n2nm GAA (yields atr\u00e1s da TSMC)<\/td>\nI-Cube, X-Cube \u2014 presen\u00e7a limitada em HPC<\/td>\n~8-10%<\/td>\n<\/tr>\n
Intel Foundry<\/td>\n18A (inten\u00e7\u00e3o de retomada)<\/td>\nEMIB, Foveros \u2014 capacidade CoWoS-like at\u00e9 2028<\/td>\n~5%<\/td>\n<\/tr>\n
SMIC<\/td>\nN\u00f3s maduros (DUV, limitada por san\u00e7\u00f5es)<\/td>\nInexistente para chips de IA de ponta<\/td>\n~terceira posi\u00e7\u00e3o<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

A Samsung Foundry<\/strong> \u00e9 uma das poucas com capacidade de fabricar n\u00f3s de 2nm usando GAA, mas os relatos de yields abaixo do esperado e a depend\u00eancia de clientes internos limitam sua atratividade para grandes compradores de IA. A Intel Foundry<\/strong> tenta se reposicionar com o n\u00f3 18A e tecnologias de packaging como EMIB e Foveros, mas ainda n\u00e3o demonstrou escala equivalente \u00e0 da TSMC em CoWoS. A SMIC<\/strong>, apesar do crescimento not\u00e1vel em n\u00f3s maduros, est\u00e1 tecnologicamente restrita por controles de exporta\u00e7\u00e3o e n\u00e3o representa alternativa para chips avan\u00e7ados de IA.<\/p>\n

Na pr\u00e1tica, a TSMC CoWoS chips de IA<\/strong> n\u00e3o tem substituto \u00e0 altura no curto prazo. As empresas que projetam aceleradores precisam da combina\u00e7\u00e3o de litografia de ponta, packaging 2.5D\/3D maduro e capacidade de produ\u00e7\u00e3o em escala. Isso d\u00e1 \u00e0 TSMC um poder de precifica\u00e7\u00e3o incomum e a transforma em um ativo geopol\u00edtico de primeira ordem.<\/p>\n

O ciclo de IA, a geopol\u00edtica e o \u201cescudo de sil\u00edcio\u201d<\/h3>\n

A concentra\u00e7\u00e3o de chips avan\u00e7ados em Taiwan \u00e9 um fator estrat\u00e9gico global. Analistas chamam essa depend\u00eancia de \u201cescudo de sil\u00edcio\u201d<\/strong>: enquanto a ilha concentrar a fabrica\u00e7\u00e3o de semicondutores de ponta, qualquer disrup\u00e7\u00e3o na regi\u00e3o ter\u00e1 consequ\u00eancias imediatas para a economia digital mundial. A TSMC tenta mitigar esse risco com uma expans\u00e3o geogr\u00e1fica sem precedentes, incluindo f\u00e1bricas nos Estados Unidos, Jap\u00e3o e Alemanha.<\/p>\n

No Arizona, a Fab 21<\/strong> j\u00e1 produz em N4 e tem planos para N3, N2 e packaging avan\u00e7ado. O investimento total anunciado para os EUA \u00e9 de US$ 165 bilh\u00f5es<\/strong>, um n\u00famero que reflete a press\u00e3o do CHIPS Act e a necessidade de reduzir a exposi\u00e7\u00e3o ao risco geopol\u00edtico. No Jap\u00e3o, a joint venture JASM com Sony e Denso opera em n\u00f3s maduros e de especialidade. Na Alemanha, a ESMC atende ao setor automotivo com Bosch, Infineon e NXP. Na China continental, a opera\u00e7\u00e3o de Nanjing segue limitada a n\u00f3s maduros por causa das restri\u00e7\u00f5es de exporta\u00e7\u00e3o.<\/p>\n

Os controles de exporta\u00e7\u00e3o dos EUA pro\u00edbem a TSMC de fabricar chips avan\u00e7ados para clientes chineses sancionados. Isso afeta diretamente a SMIC e empresas como a Huawei, que n\u00e3o conseguem acessar litografia EUV de ponta nem packaging CoWoS para aceleradores de IA. Ainda assim, a SMIC cresce em n\u00f3s maduros, impulsionada por demanda dom\u00e9stica de IoT, autom\u00f3veis e infraestrutura de rede. \u00c9 um inc\u00f4modo competitivo, mas n\u00e3o uma amea\u00e7a imediata no segmento de IA.<\/p>\n

Outro ponto geopol\u00edtico relevante \u00e9 a depend\u00eancia de \u00e1gua e energia em regi\u00f5es industriais. A seca no Rio Colorado, por exemplo, j\u00e1 preocupa a opera\u00e7\u00e3o da TSMC no Arizona. A fabrica\u00e7\u00e3o de semicondutores exige volumes massivos de \u00e1gua ultrapura, e a mudan\u00e7a clim\u00e1tica adiciona incerteza a um planejamento de capacidade que j\u00e1 \u00e9 complexo. Para o mercado de IA, isso significa que a diversifica\u00e7\u00e3o geogr\u00e1fica \u00e9 necess\u00e1ria, mas n\u00e3o trivial.<\/p>\n

Pre\u00e7os, prazos e o impacto para o mercado brasileiro de servidores de IA<\/h3>\n

Para empresas no Brasil que planejam investir em infraestrutura de IA, os sinais s\u00e3o claros. Os pre\u00e7os de aceleradores de IA continuam elevados em termos absolutos, e a disponibilidade segue limitada pela combina\u00e7\u00e3o de litografia e packaging. A expans\u00e3o de CoWoS at\u00e9 2028 deve aliviar gradualmente a press\u00e3o, mas n\u00e3o de forma linear.<\/p>\n

No mercado brasileiro, a importa\u00e7\u00e3o de servidores com GPUs de IA enfrenta custos adicionais de impostos, frete e prazos de desembara\u00e7o. Um servidor com oito aceleradores NVIDIA H100 ou B200 pode custar centenas de milhares de d\u00f3lares, e a deprecia\u00e7\u00e3o \u00e9 acelerada pela r\u00e1pida evolu\u00e7\u00e3o tecnol\u00f3gica. Isso exige planejamento cuidadoso de capacidade, avalia\u00e7\u00e3o de alternativas de nuvem e an\u00e1lise de custo total de propriedade.<\/p>\n